Introduction Au Langage VHDL - Thibaut Cuvelier

On assemble ici une série de boîtes noires déjà écrites pour former un circuit plus complexe.

C'est le principe utilisé pour des additionneurs à plusieurs bits : on branche en série une série d'additionneurs complets, chacun pouvant additionner trois bits. Leur sortie est composée du bit de somme et du bit de report, comme les demi-additionneurs. Alors que le bit de somme est directement transmis à la sortie du circuit, le bit de report est transmis comme troisième bit à additionner à l'additionneur complet suivant.

Cependant, ce principe n'est pas forcément généralisable à grande échelle, puisque chaque additionneur a besoin du bit de report de l'additionneur précédent pour effectuer son travail. Pour additionner kitxmlcodeinlinelatexdvpnfinkitxmlcodeinlinelatexdvp bits, on devra donc attendre kitxmlcodeinlinelatexdvpnfinkitxmlcodeinlinelatexdvp temps de propagation du signal à travers les portes logiques. On peut pallier ce problème, par exemple, en prévoyant le bit de report ou en calculant deux valeurs (quand le bit de report est kitxmlcodeinlinelatexdvp1finkitxmlcodeinlinelatexdvp ou kitxmlcodeinlinelatexdvp0finkitxmlcodeinlinelatexdvp).

IV-B-1. Cinquième exemple : additionneur complet▲

Ici, pour l'exemple, on se limitera à synthétiser un additionneur complet sur base de deux demi-additionneurs et d'une porte OR.

On aura besoin de deux instances du composant demi-additionneur et d'une seule du composant OR. On note qu'il faut répéter les bibliothèques avant chaque couple entité-architecture.

Sélectionnez-- Entité demi-additionneur library ieee; use ieee.std_logic_1164.all; entity HA is port( A, B: in std_logic; R, S: out std_logic); end HA; architecture FLOW of HA is begin S <= A xor B; R <= A and B; end FLOW; -- Entité OR library ieee; use ieee.std_logic_1164.all; entity P_OR is port( C, D: in std_logic; E: out std_logic); end P_OR; architecture FLOW of P_OR is begin E <= C or D; end FLOW; -- Entité additionneur complet library ieee; use ieee.std_logic_1164.all; entity FA is port( A, B, Ri: in std_logic; R, S: out std_logic); end; architecture FA_ARCH of FA is component HA port(A, B: in std_logic; R, S: out std_logic); end component HA; component P_OR port(C, D: in std_logic; E: out std_logic); end component P_OR; signal S1, S2, S3: std_logic; begin i1: HA port map(A, B, S1, S2); i2: HA port map(S2, Ri, S3, S); i3: P_OR port map(S3, S1, R); end FA_ARCH;

Il importe de bien mettre les mêmes noms de variables lors de l'utilisation des composants que lors de leur création. Lors d'une déclaration d'architecture par structure, les seuls symboles utilisés sont les entrées, signaux et sorties du composant créé, pas les variables déclarées dans l'entité concernant l'utilisation de composants externes.