A. Sơ đồ Khối Của 8086 - Tài Liệu Text - 123doc

1. Trang chủ >
2. Kỹ thuật >
3. Điện - Điện tử - Viễn thông >

a. Sơ đồ khối của 8086

Bạn đang xem bản rút gọn của tài liệu. Xem và tải ngay bản đầy đủ của tài liệu tại đây (585.18 KB, 33 trang )

BỘ CÔNG THƯƠNG-TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI+ Khối thực hiện lệnh (EU- Execution Unit) là nơi giả mã và thi hành các lệnh+ giao tiếp bus (BIU- Bus Interface Unit) có nhiệm vụ đẩm bảo việc trao đổithông tin giữa 8086 với các linh kiện bên ngoàiSau đây chúng ta sẽ tìm hiều cấu tạo bên trong của từng khối.• Khối thực hiện lệnh (EU)Khối thực hiện lệnh (EU- Execution Unit) là nơi giả mã và thi hành các lệnh.EU bao gồm:-Bộ xử lý số học và logic(ALU - Arithmatic Logiccal Unit) là nơi thưc hiện các lệnhsố học và lệnh logic.-Các thanh ghi đa năng: Có chứa 4 thanh ghi đa năng 16 bit, mỗi thanh ghi có thểchứa bất kì các loại dữ liệu, tuy nhiên một số công việc, các thanh ghi này lại cóchức năng đặc biệt của riêng nó mà các thanh ghi khác không thực hiện được.+ Thanh ghi AX: đây là thanh ghi chứa, kết quả của các thao tác thường được chứaở đây. Nếu kết quả là 8 bit thì thanh ghi AL sẽ được sử dụng+ Thanh ghi BX: đây là thanh ghi cơ sở, thương được chứa địa chỉ cơ sở của mộtbảng khi sử dụng lệnh XLAT.+ Thanh ghi CX: đây là thanh ghi đếm, nó thường được chứa số lần lặp lại trongtrường hợp dùng lênh LÔP, còn CL thì thường được chứa số lần quay hay dịchbít của các thanh ghi.+ Thanh ghi DX: đây là thanh ghi dữ liệu, nó thường được sử dụng cùng vớithanh ghi AX để thực hiện các phép nhân hay chia của các số 16 bit. DX cònđược sử dụng để chứa địa chỉ các cổng trong các lệnh vào/ra dữ liệu trực tiếp.- Thanh ghi cờ F là một đoạn ghi đặc biệt gọi là đoạn ghi cờ hay đoạn ghi trạng thái.Mỗi bit của đoạn ghi này được dùng để phản ánh một trạng thái nhất định của kếtLỚP ĐIỆN TỬ 2 K128BỘ CÔNG THƯƠNGTRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘIquả phép toán do ALU thực hiện hoặc một trạng thái hoạt động của CPU. Đoạn ghicờ có 16 bit nhưng chỉ dùng hết 9 bit làm bit cờ.Các bit cờ chia thành hai loại:* Các cờ trạng thái: có 6 cờ trạng thái là C, P, A, Z, S và O. Các cờ trạng tháinày được thiết lập bằng 1 hoặc xóa bằng 0 sau hầu hết các lệnh toán học và logic.+ C (Carry): cờ nhớ;+ P (Parity): cờ chẵn lẻ;+ A (Auxiliary): cờ nhớ phụ;+ Z (Zero): cờ rỗng,+ S (Sign): cờ dấu;+ O (Overflow): cờ tràn,* Các cờ điều khiển: có 3 cờ T, I, D. Các cờ này được thiết lập bằng 1 hoặc xóabằng 0 thông qua các lệnh để điều khiển chế độ làm việc của bộ vi xử lý.+ T (Trap): cờ bẫy,+ I (Interrupt): cờ ngắt;+ D (Direction): cờ hướng- Có 3 đoạn ghi con trỏ (IP, BP, SP) và 2 đoạn ghi chỉ số (SI, DI). Các đoạn ghi nàyngầm định được sử dụng làm các đoạn ghi lệch cho các đoạn tương ứng:+ IP (Instruction Pointer), BP (Base Pointer ), SP (Stack Ponter), SI (SourceIndex): DI (Destinaton Index).Bảng tóm tắt sự kết hợp ngầm định giữa đoạn ghi đoạn và đoạn ghi lệch:Đoạn ghi đoạnCSĐoạn ghi lệchIPDSSSSP hoặc BPES-BX, DI, SIDIĐịa chỉĐịa chỉ lệnh sắp thực hiệnĐịa chỉ trong đoạn dữ liệuĐịa chỉ trong đoạn ngăn xếpĐịa chỉ chuỗi đíchKhối điều khiển (CU- Control unit). Có nhiệm vụ tạo ra các tín hiệu điều khiển cácbộ phận bên trong và bên ngoài CPU.LỚP ĐIỆN TỬ 2 K129BỘ CÔNG THƯƠNGTRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI• Khối giao tiếp bus (BIU)Khối giao tiếp bus (BIU- Bus Interface Unit) có nhiệm vụ đẩm bảo việc trao đổithông tin giữa 8086 với các linh kiện bên ngoài. BIU gồm :-Một bộ cộng để tạo địa chỉ vật lý 20 bit từ các thanh ghi 16 bit.-Bốn thanh ghi đoạn 16 bit gồm CS, DS, SS và ES để giúp 8086 truy cập tới cácđoạn trên bộ nhớ.+ Thanh ghi đoạn mã CS (Code Segment),.+ Thanh ghi đoạn dữ liệu DS (Data Segment).+ Thanh ghi đoạn dữ liệu phụ ES (Extra Segment).+ Thanh ghi đoạn ngăn xếp SS (Stack Segment). .-Mạch logic điều khiển có nhiệm vụ đảm bảo giao tiếp giữa 8086 với thiết bị bênngoài.-Hàng đợi lệnh có độ dài 6 byte là nơi chứa các mã lệnh đọc được nằm sẵn để chờEU xử lý.LỚP ĐIỆN TỬ 2 K1210BỘ CÔNG THƯƠNGb.TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘISơ đồ chân của 8086Vi xử lý 8086 được thiết kế để hoạt động một trong hai chế độ, tùy thuộc vào mức điệnáp đặt ở chân số 33 (chân MN/MX):- Chế độ tối thiểu (chế độ MIN) đươc thiết lập nếu điện áp ở chân số 33 ở mức 5V. làchế độ tong hệ thống chỉ có 8086 và các vi mạch nhớ , các vi mạch ghép nối vào ra.- Chế độ tối đa (chế độ MAX) được thiết lập nếu điện áp ở chân số 33 ở mức 0V, làchế độ áp dụng cho hệ thống đa xử lý, đồng xử lý (8086 và bộ đồng xử lý toán học8087).• Các chân mang thông tin địa chỉ.-Vi xử lý 8086 có 20 đường địa chỉ từ A0 đến A19 tong đó 16 đường dây địa chỉ thấp từ A0đến A15 được ghép kênh dữ liệu từ D0 đến D15 trên các chân từ AD0 đến AD15 ; còn 4 đườngdây địa chỉ cao nhất từ A16 đến A19 được ghép kênh với tín hiệu trạng thái từ S3 đến S6 trêncác chân A16/S3 đến A19/S6.• Các chân mang thông tin dữ liệu.LỚP ĐIỆN TỬ 2 K1211BỘ CÔNG THƯƠNG-•--•TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘIVi xử ly 8086 có 16 đường dây dữ liệu từ Do đến D15 được ghép kênh với 16 đườngđịa chỉ thấp từ D0 đến D15. Khi hoạt động ở chu kỳ bus dữ liệu thì các đường dâynày mang thong tin về dữ liệu, là dữ liệu đọc ra hay vào bộ nhớ.Các chân tín hiệu trang thái.Bốn đường dây địa chỉ cao nhất từ A16 đến A19 của 8086 cũng được ghép kênh ,nhưng trong trường hợp này nó được ghép kênh với các tín hiệu trạng thái từ S 3 đénS6. Các bít trang thái này được đưa ra cùng thời điểm với các dữ liệu được truyềntrên các chân AD0 đén AD15.READY: Tín hiệu báo cho CPU biết tình trạng sẵn sàng của thiết bị ngoại vi hay bộnhớ. Khi READY = 1 thì CPU thực hiện đọc/ghi dữ liệu mà không phải chèn thêmcác chu kỳ đợi. Khi các thiết bị ngoại vi hay bộ nhớ cótốc độ chậm, chúng có thểđưa tin hiệu READY = 0 để báo cho CPU biết mà chờ chúng. Lúc này CPU tự kéodài thời gian thực hiện đọc/ghi bằng cách chèn thêm các chu kỳ đợi.Các chân tín hiệu điều khiển.- ALE: [I] Address Latch Enable. Xung cho phép chốt địa chỉ. Khi ALE = 1 có nghĩalà trên các chân ghép kênh AD có địa chỉ của thiết bị vào/ra hoặc ônhớ. Khi CPUchấp nhận treo chân này không ở trạng thái trở kháng cao mà ALE = 0.: [O] Data bus Enable. Kích hoạt các bộ đệm bus dữ liệu.: Chọn bộ nhớ (= 0) hoặc thiếtbị vào/ra (= 1) làm việc với CPU. Khi đó trênbus địa chỉ sẽ có địa chỉtương ứng của các thiết bị đó. Chân này ở trạng thái trởkháng cao khi CPU chấp nhận treo.:[O] Data Transmit/Receive. Tín hiệu này cho biết bus dữ liệu đang vậnchuyển dữ liệu vào CPU hay ra khỏi CPU. Tín hiệu này cũng dùng để điều khiểncác bộ đệm 2 chiều của bus dữ liệu.: Dùng để báo răng đang truy cập năng cao hay băng thấp của bộ nhớ:[O] Read signal. Xung cho phép đọc. Khi RD = 0 thì bus dữ liệu nhận dữ liệutừ bộ nhớ hoặc thiết bị ngoại vi. Chân này ở trạng thái trở kháng caokhi CPU chấpnhận treo•Các chân tín hiệu ngắt:- INTR: [I] Interrupt request. Tín hiệu yêu cầu ngắt che được. Khi có yêu cầu ngắt(INTR = 1) mà cờ cho phép ngắt IF = 1 thì CPU kết thúc lệnh đang làm dở, sau đóđi vào chu kỳ chấp nhận ngắt và đưa ra bên ngoài tín hiệu INTA = 0.:[I] Tín hiệu tại chân này được kiểm tra bởi lệnh WAIT. Khi CPU thực hiệnlệnh WAIT mà lúc đó tín hiệu TEST = 1 thì nó sẽ chờ cho đến khi tín hiệu TEST =0 thì mới thực hiện lệnh tiếp theo.LỚP ĐIỆN TỬ 2 K1212

Xem Thêm

Tài liệu liên quan

• MÔN: VI XỬ LÝ VÀ CẤU TRÚC MÁY TÍNH potx
  • 33
  • 2,497
  • 2
• 12 câu hỏi về định vị cho thương hiệu
  • 4
  • 2
  • 16
• Ngành du lịch và khách sạn ở việt nam
  • 6
  • 327
  • 0
• Nguyên tắc trong thương mại điện tử
  • 36
  • 543
  • 0
• Câu hỏi matching 1 Hãy sắp xếp đúng thứ tự các giai đoạn triển khai ứng dụng thương mại điện tử trong doanh nghiệp: 1. Phân tích
  • 2
  • 2
  • 14
• Ôn tập - thực hiện đơn hàng điện tử
  • 4
  • 543
  • 6

Tải bản đầy đủ (.doc) (33 trang)

Tài liệu bạn tìm kiếm đã sẵn sàng tải về

(704.5 KB) - MÔN: VI XỬ LÝ VÀ CẤU TRÚC MÁY TÍNH potx-33 (trang) Tải bản đầy đủ ngay ×