D-Latch Và D Flip- Flop - Tài Liệu Text - 123doc

1. Trang chủ >
2. Kỹ thuật >
3. Điện - Điện tử - Viễn thông >

D-Latch và D flip- flop

Bạn đang xem bản rút gọn của tài liệu. Xem và tải ngay bản đầy đủ của tài liệu tại đây (1.23 MB, 37 trang )

D-flip-flop là phần tử nhớ làm việc theo sườn xung, có hai dạng sườn làsườn lên (rising edge) khi xung thay đổi từ 0->1 và sườn xuống (falling edge)khi xung thay đổi từ 1->0. Khi không có yêu cầu gì đặc biệt thì Flip-flop làmviệc với sườn xung lên thường được sử dụng. Khác với D-latch giá trị đầu ra củaFlipFlop chỉ thay vào thời điểm sườn xung . Với cách làm việc như vậy giá trịđầu ra sẽ không thay đổi trong suốt thời gian một chu kỳ xung nhịp dù cho tínhiệu đầu vào thay đổi. D Flip-flop rất hay được dùng trong mạch có nhớ vì vậyđôi khi nói đến phần tử nhớ thường ngầm hiểu là D Flip-flop.Hình . Đồ thị thời gian của D flip-flop và D LatchĐối với D-flip-flop và D-latch nhớ thì có hai tham số thời gian hếtsức quan trọng là Tsetup, và Thold. Đây là tham số thời gian đối với dữ liệuđầu vào cổng Din để đảm bảo việc truyền dữ liệu sang cổng ra Qout là chínhxác, cụ thể đối với Flip-flop.Tsetup: là khoảng thời gian cần thiết cần giữ ổn định đầu vào trước sườntích cực của xung nhịp ClockThold: Là khoảng thời gian tối thiểu cần giữ ổn định dữ liệu đầu vào sausườn tích cực của xung nhịp Clock.Hình . Tham số thời gian của D flip flopTrang | 122. Các flip-flop khác- RS Flip-flop:BảngRS Flip-flop có đầu vào là hai tín hiệu Reset và Set. Set =1 thì tín hiệuđầu ra nhận giá trị 1 không phụ giá trị hiện tại Q, Reset =1 thì đầu ra Q = 0không phụ thuộc giá trị hiện tại Q. Đối với RS-flipflop không đồng bộ thì giátrị Q thay đổi phụ thuộc R/S ngay tức thì, còn đối với RS flip-flop đồng bộ thìtín hiệu Q chỉ thay đổi tại thời điểm sườn xung Clock.Trạng thái khi R= 1, S= 1 là trạng thái cấm vì khi đó đầu ra nhận giá trịkhông xác định, thực chất sẽ xảy ra sự thay quá trình “chạy đua” hay tự daođộng giá trị Q từ 0 đến 1 và ngƣợc lại với chu kỳ bằng độ trễ chuyển mạchcủa flip-flop.- JK-flip-flopBảngTheo bảng chân lý JK-flip flip hoạt động khá linh hoạt thực hiện chứcnăng giống như D-flip flop hoặc RS flip-flop, trạng thái khí J=0, K=1 làReset, J=1, K=0 là Set. Tuy không có đầu vào dữ liệu D nhưng để JK flip-floplàm việc như một D-flip flip thì tín hiệu D nối với J còn K cho nhận giá trị đốicủa J.Trang | 13Trang | 14- T- flip-flopBảngKhi T bằng 1 thì giá trị Qnext bằng đảo của giá trị trước Qprev khi T = 0thì giá trị đầu ra không thay đổiIII. LED 7 THANHTrong các thiết bị, để báo trạng thái hoạt động của thiết bị đó cho ngườisử dụng với thông số chỉ là các dãy số đơn thuần, thường người ta sử dụng "led7 đoạn". Led 7 đoạn được sử dụng khi các dãy số không đòi hỏi quá phức tạp,chỉ cần hiện thị số là đủ, chẳng hạn led 7 đoạn được dùng để hiển thị nhiệt độphòng, trong các đồng hồ treo tường bằng điện tử, hiển thị số lượng sản phẩmđược kiểm tra sau một công đoạn nào đó...Led 7 đoạn có cấu tạo bao gồm 7 led đơn có dạng thanh xếp theohình và có thêm một led đơn hình tròn nhỏ thể hiện dấu chấm tròn ở góc dưới,bên phải của led 7 đoạn.8 led đơn trên led 7 đoạn có Anode(cực +) hoặc Cathode(cực -) đượcnối chung với nhau vào một điểm, được đưa chân ra ngoài để kết nối với mạchđiện. 8 cực còn lại trên mỗi led đơn được đưa thành 8 chân riêng, cũng được đưara ngoài để kết nối với mạch điện. Nếu led 7 đoạn có Anode(cực +) chung, đầuchung này được nối với +Vcc, các chân còn lại dùng để điều khiển trạng tháisáng tắt của các led đơn, led chỉ sáng khi tín hiệu đặt vào các chân này ở mức 0.Nếu led 7 đoạn có Cathode(cực -) chung, đầu chung này được nối xuốngGround (hay Mass), các chân còn lại dùng để điều khiển trạng thái sáng tắt củacác led đơn, led chỉ sáng khi tín hiệu đặt vào các chân này ở mức 1.Trang | 15Anode(cực dương+) chungCathode(cực -) chungHình . Hình ảnh Anode và Cathode chungVì led 7 đoạn chứa bên trong nó các led đơn, do đó khi kết nối cần đảmbảo dòng qua mỗi led đơn trong khoảng 10mA-20mA để bảo vệ led. Nếu kết nốivới nguồn 5V có thể hạn dòng bằng điện trở 330Ω trước các chân nhận tín hiệuđiều khiển.Sơ đồ vị trí các led được trình bày như hình dưới:Các điện trở 330Ω là các điện trở bên ngoàiđược kết nối để giới hạn dòng điện qua led nếu led 7đoạn được nối với nguồn 5V.Chân nhận tín hiệu a điều khiển led a sáng tắt,ngõ vào b để điều khiển led b. Tương tự với các chânvà các led còn lại.Ngõ nhận tín hiệu điều khiển của led 7 đoạn có8 đường, vì vậy có thể dùng 1 Port nào đó của Vi điềukhiển để điều khiển led 7 đoạn. Như vậy led 7 đoạnnhận một dữ liệu 8 bit từ Vi điều khiển để điều khiển hoạt động sáng tắt củatừng led đơn trong nó, dữ liệu được xuất ra điều khiển led 7 đoạn thường đượcgọi là "mã hiển thị led 7 đoạn". Có hai kiểu mã hiển thị led 7 đoạn: mã dành choled 7 đoạn có Anode(cực +) chung và mã dành cho led 7 đoạn có Cathode(cực -)chung. Chẳng hạn, để hiện thị số 1 cần làm cho các led ở vị trí b và c sáng, nếusử dụng led 7 đoạn có Anode chung thì phải đặt vào hai chân b và c điện áp là0V(mức 0) các chân còn lại được đặt điện áp là 5V(mức 1), nếu sử dụng led 7đoạn có Cathode chung thì điện áp(hay mức logic) hoàn toàn ngược lại, tức làphải đặt vào chân b và c điện áp là 5V(mức 1).Bảng mã hiển thị led 7 đoạn:Trang | 16• Phầncứng được kết nối với 1 Port bất kì của Vi điều khiển, để thuận tiện cho việcxử lí về sau phần cứng nên được kết nối như sau: Px.0 nối với chân a, Px.1 nốivới chân b, lần lượt theo thứ tự cho đến Px.7 nối với chân h.• Dữ liệu xuất có dạng nhị phân như sau : hgfedcbaBảng . Bảng mã hiển thị led 7 đoạn dành cho led 7 đoạn có Anode chungTrang | 17CHƯƠNG III. THIẾT KẾ BỘ ĐẾM CHẴN TỪ 0-98 HOẶC ĐẾM LẺ TỪ1-99 HIỂN THỊ LED 7 THANH CÓ TÍN HIỆU RESET, START, STOP, SELECI. PHƯƠNG ÁN THIẾT KẾ1. Các phương án thiết kếCó hai phương pháp cơ bản được sử dụng để mô tả vi mạch số là mô tảbằng sơ đồ logic (schematic) và mô tả bằng ngôn ngữ mô tả phần cứngHDL (Hardware Description Language).Mô tả bằng sơ đồ: vi mạch được mô tả trực quan bằng cách ghép nối cácphần tử logic khác nhau một cách trực tiếp giống nhau ví dụ ở hình vẽ dướiđây.Thông thường các phần tử không đơn thuần là các đối tượng đồ họa màcòn có các đặc tính vật lý gồm chức năng logic, thông số tải vào ra, thờigian trễ… Những thông tin này được lưu trữ trong thư viện logic thiết kế. Mạchvẽ ra có thể được mô phỏng để kiểm tra chức năng và phát hiện và sửa lỗi mộtcách trực tiếp.Hình . Mô tả mạch số bằng sơ đồƯu điểm của phương pháp này là cho ra sơ đồ các khối logic rõ ràngthuận tiện cho việc phân tích mạch, tuy vậy phương pháp này chỉ được sử dụngđể thiết kế những mạch cỡ nhỏ, độ phức tạp không cao. Đối với những mạch cỡlớn hàng trăm ngàn cổng logic thì việc mô tả đồ họa là gần như không thể vànếu có thể cũng tốn rất nhiều thời gian, chưa kể những khó khăn trong côngviệc kiểm tra lỗi trên mạch sau đó.Trang | 18Mô tả bằng HDL: HDL cho phép mô tả vi mạch bằng các cú pháp tươngtự như cú pháp của ngôn ngữ lập trình. Có ba ngôn ngữ mô tả phần cứng phổbiến hiện nay.2. Phân tích và lựa chọn phương pháp2.1. Lựachọn phương pháp:Trong bài báo cáo chúng tôi sử dụng phương pháp thiết kế vi mạch mô tảVHDL qua đó tiết kiệm thời gian ,đơn giản hóa việc thiết kế và là mục tiêu củahọc trình này.2.2. Hướng thiết kế:Bộ đếm chẵn từ 0-98 hoặc lẻ từ 1-99 sẽ có tương đương là 46 trạng tháikế tiếp nhau cần phải thực hiện đếm và hiển thị ,do đó nếu như thực hiện thiết kếvi mạch bằng phương pháp sử dụng máy trạng thái sẽ phức tạp và cồng kềnh dođó chúng tôi đã lựa chọn phương pháp dùng các bộ MUX để thực hiện đếm 2biến hàng đơn vị và hàng chục qua đó thiết kế thuật toán đơn giản hơn rất nhiềuđồng thời tiết kiệm không gian và kích thước bộ đếm.II. THIẾT KẾ KHỐI LOGIC1. Các bước thiết kế bộ đếmB1: Vẽ đồ hình trạng thái của bộ đếm:Căn cứ vào yêu cầu của bộ đếm cần thiết kế như Kđ và một số yêu cầukhác để xây dựng đồ hình mô tả hoạt động của bộ đếm.B2: Xác định số FF của bộ đếm:Mã hóa các trạng thái trong của bộ đếm theo mã đã cho. Trước tiên taphải xác định được n là số FF cần thiết kế để mã hóa cho Kđ trạng thái trong củabộ đếm. Sau đó mã hóa các trạng thái trong của bộ đếm theo mã đã cho.B3: Xác định các hàm kích và hàm ra của các FFB4: Sơ đồ mạch thực hiệnTừ các phương trình đầu vào kích các FF và phương trình hàm ra, đưa rasơ đồ mạch thức hiện.Trang | 192. Thiết kế khối logic cho bộ đếm mod 10 hiển thi 1 LED 7 thanha. Đồ hình trạng tháiHình . Đồ hình trạng tháib. Xác định số FF- Vì số đếm hệ thập phân có Kđ = 10 nên ta phải sử dụng ít nhất 4FF vì4FF mã hóa được 16 trạng thái.- Sáu trạng thái thừa sẽ dùng cổng NAND để khóa và không đếm hết sốtrạng thái.- Chọn 4 JKFFc. Lập bảng bảng mã hóa và bảng kích.S D C B A D’ C’ B’ A’ JD KD JC KC JB KB JA KA0 0 0 0 0 00010 X 0 X 0 X 1 X1 0 0 0 1 00100 X 0 X 1 X X 12 0 0 1 0 00110 X 0 X X 0 1 X3 0 0 1 1 01000 X 1 X X 1 X 14 0 1 0 0 01010 X X 0 0 X 1 X5 0 1 0 1 01100 X X 0 1 X X 16 0 1 1 0 01110 X X 0 X 0 1 X7 0 1 1 1 10001 X X 1 X 1 X 18 1 0 0 0 1001X 00 X 0 X 1 X9 1 0 0 1 0000X 10 X 0 X X 1Bảng+ Tối thiểu các hàm kích - sử dụng bìa Cacno.-Từ bảng kích nhận thấy:JA = KA = 1(Vì tất cả các giá trị đều =1&X).Trang | 20

Xem Thêm

Tài liệu liên quan

• Sử dụng VHDL thiết kế bộ đếm tiền chẵn từ 00 – 98 hoặc Đếm lẻ từ 01 – 99 hiển thị trên LED 7 thanh có tín hiệu SELECT, RESET, START, STOP.
  • 37
  • 3,144
  • 21
• khảo sát ĐH lần 4
  • 8
  • 258
  • 0
• GA Hình 7
  • 126
  • 293
  • 0
• bai 7 hoat dong tuan hoan
  • 4
  • 378
  • 0
• luyện từ câu lớp 4 tuyệt vời
  • 26
  • 287
  • 0
• TRANH DÀNH CHO BÉ
  • 29
  • 452
  • 0
• Thành phó can tho
  • 48
  • 270
  • 0

Tải bản đầy đủ (.docx) (37 trang)

Tài liệu bạn tìm kiếm đã sẵn sàng tải về

(2.39 MB) - Sử dụng VHDL thiết kế bộ đếm tiền chẵn từ 00 – 98 hoặc Đếm lẻ từ 01 – 99 hiển thị trên LED 7 thanh có tín hiệu SELECT, RESET, START, STOP.-37 (trang) Tải bản đầy đủ ngay ×