Mã Gray | QD - ASIC & FPGA Guy

QD

• About

ASIC & FPGA guy

Mã Gray

Tháng Tám 26, 2015

Đối với các chuỗi số tăng tuần tự, việc chuyển giữa các trạng thái trong hệ đếm nhị phân có thể làm thay đổi nhiều bit từ 0 sang 1 và ngược lại. Ví dụ, có 3 bit thay đổi khi chuyển từ 0011 đến 0100. Trong các hệ thống thực tế, không có cách nào để đảm bảo rằng 3 bit này sẽ thay đổi cùng lúc với nhau, vì vậy hệ thống có thể đi qua một số trạng thái tạm thời không ổn định trước khi chuyển đến giá trị cuối cùng. Giả việc chuyển từ 0011 sang 0100 có thể đi qua các trạng thái sau 0011 đến 0111 và đến 0100.

Để tránh vấn đề này, mã Gray đã được sáng tạo ra, trong hệ mã này việc chuyển giữa các giá trị lân cận nhau sẽ chỉ thay đổi giá trị của 1 bit duy nhất.

Decimal	Bin [3:0]	Gray [3:0]
0	0000	0000
1	0001	0001
2	0010	0011
3	0011	0010
4	0100	0110
5	0101	0111
6	0110	0101
7	0111	0100
8	1000	1100
9	1001	1101
10	1010	1111
11	1011	1110
12	1100	1010
13	1101	1011
14	1110	1001
15	1111	1000

Cách thực hiện chuyển đổi từ mã Binary sang Gray

Cách chuyển đổi từ mã Gray sang Binary

Chia sẻ:

• X
• Facebook

Thích Đang tải...

Chuyên mục:

algorithm, basic

Bình luận về bài viết này

Tagged with:

• gray

Bộ chia tần số

CMOS – Inverter

Bình luận về bài viết này Hủy trả lời

Δ

Search: Go!

Upcoming Events

Bài viết mới

• Verilog – Điểm đặc biệt
• Hướng dẫn sử dụng Microsoft Visio
• Kênh YouTube
• Synchronous FIFO
• Log2 function in Verilog

Bình luận mới nhất

advanced algorithm basic book invention optimized Uncategorized V code video Visio

Chuyên mục

• advanced
• algorithm
• basic
• book
• invention
• optimized
• Uncategorized
• V code
• video
• Visio

Thư viện

• Tháng Sáu 2019
• Tháng Chín 2016
• Tháng Năm 2016
• Tháng Ba 2016
• Tháng Mười Một 2015
• Tháng Mười 2015
• Tháng Chín 2015
• Tháng Tám 2015

Top Clicks

• Trống

Blog Stats

• 6 915 hits

Flickr Photos

Thêm

Tags

adder ASIC BCD book cmos FPGA gray mos Timing transistor verilog VIPT virtual index

Top Posts & Pages

• Verilog - Điểm đặc biệt
• Hướng dẫn sử dụng Microsoft Visio
• Kênh YouTube
• Synchronous FIFO
• Log2 function in Verilog
• Ràng buộc datapath
• The Floating-Point Unit (FPU) ?
• Sharing resource
• Virtually indexing physically tagging (VIPT) cache
• Transient tag

Thư viện

• Tháng Sáu 2019
• Tháng Chín 2016
• Tháng Năm 2016
• Tháng Ba 2016
• Tháng Mười Một 2015
• Tháng Mười 2015
• Tháng Chín 2015
• Tháng Tám 2015

Social

Meta

• Tạo tài khoản
• Đăng nhập
• RSS bài viết
• RSS bình luận
• WordPress.com

Blog tại WordPress.com.

Trang này sử dụng cookie. Tìm hiểu cách kiểm soát ở trong: Chính Sách Cookie

• Bình luận
• Đăng lại
• Theo dõi Đã theo dõi
  • QD
  Theo dõi ngay
  • Đã có tài khoản WordPress.com? Đăng nhập.
• • QD
  • Theo dõi Đã theo dõi
  • Đăng ký
  • Đăng nhập
  • URL rút gọn
  • Báo cáo nội dung
  • Xem toàn bộ bài viết
  • Quản lý theo dõi
  • Ẩn menu

%d Tạo trang giống vầy với WordPress.comHãy bắt đầu