Quy Trình Thiết Kế Chíp Bán Dẫn - EMIN

Quy trình thiết kế chíp bán dẫn

Chip đang tồn tại ở trong hầu hết các vi mạch tích hợp của các vật dụng điện tử. Sản xuất chip bán dẫn hiện nay chủ yếu dựa trên công nghệ CMOS với xu hướng thu nhỏ kích thước. Vậy quy trình thiết kế để sản xuất một con Chip như thế nào?

1. System design

Phần thiết kế này đặc biệt quan trọng, người thiết kế thường là trưởng dự án. Người thiết kế phải lý giải 100% hệ thống sắp thiết kế. Chọn kiểu chip nào và tại sao? Số lượng bóng bán dẫn có thể được tích hợp trên chip đó? Kích cỡ tối ưu của chip là gì? Công nghệ nào sẽ được sử dụng để sản xuất chip? Khi nào thì chip phải được đưa ra thị trường? Chip đó sẽ được sản xuất và kiểm tra tại đâu?

Người thiết kế cần phải hiểu rõ nguyên lý hoạt động của toàn bộ hệ thống, các đặc điểm về công nghệ, tốc độ xử lý, mức tiêu thụ năng lượng, cách bố trí các Pins, các lược đồ khối, các điều kiện vật lý như kích thước, nhiệt độ, điện áp...

Sơ đồ mạch của một hệ thống SoC sẽ được tích hợp vào trong một chip

Tất cả các bước thiết kế trong System Design đều được diễn ra mà không có sự hỗ trợ đặc biệt nào từ các công cụ chuyên dụng. Sau khi có bản thiết kế (yêu cầu) hệ thống, trưởng dự án sẽ chia nhỏ công việc ra cho từng đội thiết kế. Mỗi đội sẽ đảm nhận một bộ phận nào đó trong hệ thống, ví dụ đội CPU, đội Bus, đội Peripheral, đội phần mềm, đội test...

2. Function design

Phần này là bước kế tiếp của System Design, ví dụ cho đội CPU. Team Leader sẽ là người quyết định SPEC (Standard Performance Evaluation Corporation ). Chi tiết của CPU dựa trên yêu cầu hệ thống từ trưởng dự án. Các cuộc Design review sẽ diễn ra hàng tuần giữa các Tearm Leaders và trưởng dự án. Sau nhiều review, thảo luận như vậy, một bản spec khá chi tiết cho CPU sẽ được hoàn thiện dưới dạng document (word, pdf) với hàng trăm lược đồ khối (block diagram ), biểu đồ thời gian (timing char ), các loại bảng biểu.

Team Leader chịu trách nhiệm chia nhỏ công việc cho từng thành viên trong đội. Ví dụ một người đảm nhận phần ALU, một người đảm nhận phần Decoder...Tới lượt mình thành viên sẽ sử dụng các ngôn ngữ thiết kế phần cứng (Verilog-HDL, VHDL.System-C ...) để hiện thực hóa các chức năng logic. Người ta gọi mức thiết kế này là thiết kế mức RTL (Register Transfer Level). Thiết kế mức RTL nghĩa là không cần quan tâm đến cấu tạo chi tiết của mạch điện mà chỉ chú trọng vào chức năng của mạch dựa trên kết quả tính toán cũng như sự luân chuyền dữ liệu giữa các register (Flip-Flop) .

Ví dụ một đoạn code Verilog miêu tả một bộ lựa chọn 2 bit:

/* 2-1 SELECTOR */module SEL ( A, B, SEL, OUT ); input A, B, SEL; output OUT; assign OUT = SEL2_1_FUNC ( A, B, SEL ); function SEL2_1_FUNC; input A, B, SEL; if ( SEL == 0 ) SEL2_1_FUNC = A; else SEL2_1_FUNC = B; endfunctionendmodule

Thông thường các file Text như trên được gọi là các fie RTL (Resister Transfer Lervel) trong trường hợp viết bằng ngôn ngữ Verilog hoặc VHDL. Để kiểm tra tính đúng đắn của mạch điện, người ta dùng một công cụ mô phỏng ví dụ như NC-Verilog (Native Code Verilog ) hay NC-VHDL của hãng Candence, ModelSim của hãng Mentor Graphics. Quá trình debug sẽ được lặp đo lặp lại trên máy tính cho tới khi thiết kế thõa mãn yêu cầu từ Team Leader. Thành quả của thành viên là các file RTL. Team Leader sẽ tổng hợp các file RTL từ các thành viên, ghép các module với nhau thành một module lớn hơn, đó chính là RTL cho cả CPU.

Tới lượt mình Team Leader sẽ dùng Simulater để mô phỏng và kiểm tra tính đúng đắn của CPU, nếu có vấn đề gì thì sẽ Feedback lại cho thành viên yêu cầu họ sửa chữa. Sau khi đã được Test cẩn thận, toàn bộ cấu trúc RTL trên sẽ được nộp cho trưởng dự án.

Tương tự đối với các module khác: bus, peripherals,...Các module trên lại được tiếp tục ghép với nhau để cấu thành nên một SoC hoàn chỉnh, bao gồm: CPU, system bus, peripherals... SoC này là thành quả của phần Function design.

3. Synthesic-place-router

Đây là bước chuyển những RTLs đã thiết kế ở phần 2 xuống mức thiết kế thấp hơn. Các chức năng mức trừu tượng cao (RTL) sẽ được hoán đổi thành các quan hệ logic (NOT, NAND, NOR, MUX,...). Các Tool chuyên dụng sẽ thực hiện nhiệm vụ này, ví dụ như Design Compiler của hãng Synopsys, Synplify của hãng Synplicity, XST của hãng Xilinx.... Kết quả hoán đổi sẽ khác nhau tùy theo Synthesis Tool và thư viện. Thư viện ở đây là bộ các "linh kiện" và "macro" - được cung cấp bởi các nhà sản xuất bán dẫn.

Synthesic-place-router

Ví dụ hãng NEC có một thư viện riêng, hãng SONY có một thư viện riêng, hãng Xilinx cũng có thư viện của riêng mình. Việc chọn thư viện nào phụ thuộc vào việc hãng nào sẽ sản xuất chip sau này. Ví dụ SoC lần này sẽ mang đi nhờ TSMC ( Taiwan Semiconductor Manufacturing Company ) của Đài Loan sản xuất, vậy sẽ chọn thư viện của TSMC .

Kết quả của bước Synthesis này là các "net-list" cấu trúc theo một tiêu chuẩn nào đó, thường là EDIF (Electronic Degisn Interchance Format ). Nest-list đánh dấu sự hoàn thành thiết kế SoC ở mức độ “thượng lưu”.

4. Layout design

Phần này là khởi đầu cho thiết kế mức "hạ lưu", thường được đảm nhiệm bởi chuyên gia trong các hãng sản xuất bán dẫn.

Layout design

Họ sử dụng các công cụ CAD để chuyển net-list sang kiểu data cho layout. Netlist sẽ trở thành bản vẽ cách bố trí các transistor, capacitor, resistor,... Ở đây phải tuân thủ nghiêm ngặt một thứ gọi là Design Rule.

Ví dụ chip dùng công nghệ 65nm thì phải dùng các kích thước là bội số của 65nm...

5. Mask pattern design

Bước kế tiếp của layout design là Mask Pattern. Phần này thực ra giống hệt với artwork trong thiết kế bản in. Các bộ Mask (cho các bước sản xuất khác nhau) sẽ được tạo ra dưới dạng data đặc biệt. Mask data sẽ được gửi tới các nhà sản xuất Mask để nhận về một bộ Mask kim loại phục vụ cho công việc sản xuất tiếp theo.

6. Sản xuất mask

Có thể xem Mask là cái khuôn để đúc vi mạch lên tấm Silicon. Công nghệ sản xuất Mask hiện đại chủ yếu dùng tia điện tử (EB - Electron Beam). Các điện tử với năng lượng lớn 

(vài chục keV) sẽ được vuốt thành chùm và được chiếu vào lớp film Crom đổ trên bề mặt tấm thủy tinh. Phần Cr không bị che bởi Mask (artwork) sẽ bị phá hủy, kết quả là phần Cr không bị chùm electron chiếu vào sẽ trở thành mask thực sự.

Một chip cần khoảng 20 tới 30 masks. Giá thành các tấm Mask này cực đắt, cỡ vài triệu USD.

7. Chuẩn bị wafer

Đây là bước tinh chế cát (SiO2) thành Silic nguyên chất (99.999999999%). Silic nguyên chất sẽ được pha thêm tạp chất là các nguyên tố nhóm 3 hoặc nhóm 5. Ví dụ pha B sẽ được wafer loại p, pha P sẽ ra wafer loại n. Silicon sẽ được cắt thành các tấm tròn đường kính 200mm hoặc 300mm với bề dày cỡ 750um. Có các công ty chuyên sản xuất silicon wafer. Chẳng hạn Shin'Etsu là công ty cung cấp khoảng 40% silicon wafer cho thị trường bán dẫn Nhật Bản. Giá một tấm wafer 200mm khoảng 20 USD.

8. Các quá trình xử lý wafer

Tất cả được thực hiện trong môi trường siêu sạch (ultra clean room). Sau đây là một số processes trong clean room:* Rửa (wet process): đây là bước làm sạch wafer bằng các dung dịch hóa học. Ví dụ APM (hỗn hợp NH4OH/H2O2/H2O) dùng để làm sạch các particle như bụi trong không khí, bụi từ người bay ra; HPM (hỗn hợp HCl/H2O2/H2O) dùng làm sạch các tạp chất và kim loại hiếm (Cu, Au, Pt...); HPM (hỗn hợp H2SO4/H2O2) làm sạch các tạp chất hữu cơ (resist) và kim loại (Ze, Fe...); DHF (axit HF loãng) dùng để loại bỏ các phần SiO2 không cần thiết.

* Ô-xi hóa (Oxidation): tạo SiO2 trên bề mặt wafer trong đó lớp SiO2 mỏng cỡ 1 tới 2 nanomet sẽ trở thành gate của transistor.

* CVD (Chemical Vapor Deposition): tạo các lớp film mỏng trên bề mặt wafer bằng phương pháp hóa học (SiO2, Si3N4. Poly-Si, WSi2). Ví dụ có thể dùng CVD ở áp suất thấp trong môi trường SiH4 và H2 để tạo ra lớp poly-Si (Si đa tinh thể) để làm điện cực cho transistor.

* Cấy Ion (Ion implantation): Sử dụng các nguồn ion năng lượng cao (vài chục tới vài trăm keV, nồng độ cỡ 2E-15 cm-3) bắn trực tiếp lên bề mặt Si nhằm thay đổi nồng độ tạp chất trong Si. Ví dụ bắn các ion As để tạo ra vùng n+ để làm source và drain cho MOSFET.

* Cắt (etching): loại bỏ các phần SiO2 không cần thiết. Có hai loại: wet-etching dùng axit HF loãng để hòa tan SiO2; dry-etching dùng plasma để cắt SiO2 khỏi bề mặt Si.

* Photolithography: phương pháp xử lý quang học để transfer mask pattern lên bề mặt wafer. Wafer sẽ được phết một lớp dung dịch gọi là resist, độ dày của lớp này khoảng 0.5um. Ánh sáng sẽ được chiếu lên mask, phần ánh sáng đi qua sẽ làm mềm resist. Sau khi rửa bằng dung dịch đặc biệt (giống tráng ảnh), phần resist không bị ánh sáng chiếu vào sẽ tồn tại trên wafer như là mask. (trong trường hợp này resist là loại positive). * Sputtering: Là phương pháp phủ các nguyên tử kim loại (Al, Cu) lên bề mặt wafer. Ion Ar+ với năng lượng khoảng 1 keV trong môi trường plasma sẽ bắn phá các target kim loại (Al, W, Cu), các nguyên tử kim loại sẽ bật ra bám lên bề mặt wafer. Phần bị phủ sẽ trở thành dây dẫn nối các transistor với nhau. * Annealing: Xử lý nhiệt giúp cho các liên kết chưa hoàn chỉnh của Si (bị damaged bởi ion implantation etc.) sẽ tạo liên kết với H+. Việc này có tác dụng làm giảm các trap năng lượng tại bề mặt Si và SiO2.* CMP (Chemical Mechanical Polishing): Làm phẳng bề mặt bằng phương pháp cơ-hóa. Đây là kỹ thuật mới được áp dụng vào semiconductor process. Có tác dụng hỗ trợ thêm cho các xử lý như photolithography, etching etc.

9. Kiểm tra - Đóng gói - Xuất xưởng

Các xử lý ở phần 3 sẽ được lặp đi lặp lại nhiều lần tùy thuộc vào mức độ phức tạp của chip. Cuối cùng chip sẽ được cắt rời (một tấm wafer 300mm có thể tạo được khoảng 90 con chip Pentium IV). Một loạt các xử lý khác như back grinding (mài mỏng phần mặt dưới của chip), bonding (nối ra các pins, dùng chì mạ vàng hoặc đồng), mold (phủ lớp cách điện), marking (ghi tên hãng sản xuất etc.)

Nguồn: nhatban.net