Thiết Kế Mạch In Nhiều Lớp - Hocdientu247

Khi thiết kế mạch in, bạn sẽ phải lựa chọn số lớp thiết kế tùy theo yêu cầu của mạch về kích thước, linh kiện, loại mạch in yêu cầu tốc độ cao, khả năng chống nhiễu và cách ly… Trong bài viết này mình sẽ giới thiệu một số thống số cần chú ý khi thiết kế mạch in nhiều lớp.

Vật liệu làm board:

Hầu hết PCB đều được làm từ FR-4, mạch hoạt động tốt với tần số 150Mhz và các đường mạch có độ dài khoảng 8inch. Bảng sau cho ta một vài gợi ý khi chọn chất liệu làm board. Dựa vào tần số của board mạch dự định thiết kế, ta có thể chọn chất liệu board tương ứng. Độ suy hao tín hiệu  (dB/inch). Với: f là tần số hoạt động của board mạch(Ghz),  là hệ số suy hao ứng với mỗi chất liệu,  là hằng số điện môi của chất liệu.

Tính độ rộng đường dây dựa vào cường độ dòng điện: kích thước dây càng lớn sẽ chịu được dòng tải càng cao. Việc tính độ rộng đường dây còn phụ thuộc vào độ dày lớp đồng ( của dây đang tính ) và nhiệt độ môi trường xung quanh và nhiệt độ dây trên board. Ngoài ra, độ rộng của đường dây cũng ảnh hưởng đến nhiễu EMI trên board, nhưng không đáng kể. Công thức tính toán kích thước dây khá phức tạp, nên tôi sử dụng một file excel được gắn sẵn các công thức để tính, hoặc có thể tính online trên website: http://circuitcalculator.com/, khi tính toán trên file excel, đơn vị oz được sử dụng thay mils, 1oz = 1.37mils.

• Công thức tính độ rộng đường dây:
  • Area = (( I/ ( k* t^b)) ^ ( 1/c)
  • Width =  Area / (Thickness * 1.378)
• Theo qui ước IPC về thiết kế mạch in tốc độ cao, k = 0.015, b = 0.5453, c = 0.7349. I: cường độ dòng điện (amps). t: nhiệt độ đường dây. Thickness: độ dày lớp đồng, thường có giá trị từ 0.7 đến 1.4 mils, tùy thiết kế.

Trở kháng đường dây:

Một tín hiệu điện luôn luôn tồn tại từ trường, cũng đgl tồn tại trở kháng đối với GND. Một đường mạch trên PCB cũng vậy.

Kiểm soát trở kháng đường dây giúp ta có thể đạt hiệu suất hoạt động mong muốn và chống nhiễu giữa các layer.

Để đảm bảo hiệu suất truyền tốt nhất, ta phải đảm bảo các điểm truyền nhận tín hiệu có trở kháng bằng nhau. ( Trở kháng phải là một hằng số theo dọc đường mạch. )

Theo IPC, trở kháng (  ) có giá trị từ 25 đến 75 Ohm là lý tưởng cho tín hiệu đơn, với các tín hiệu đi theo cặp thì gấp đôi.

Công thức tính trở kháng đường dây tín hiệu đơn:  ( Ohms )

   

Với: H là bề dày lớp điện môi, W là độ rộng dây, T là bề dày lớp đồng.

Trong thiết kế, hầu như ta chỉ thay đổi 2 thông số là độ rộng đường dây và bề dày lớp điện môi.

Nhiễu trên mạch in: 3 yếu tố gây nhiễu:

Galvanic coupling: Nguyên nhân do tín hiệu có chung đường (ví dụ như đường GND) dẫn đến điện áp rơi trên phần trở kháng chung này.

Capacitive coupling: Nguyên nhân là do điện trường giữa đường tín hiệu và đường gây nhiễu, điện trường này có thể được thể hiện qua tụ ký sinh giữa đường tín hiệu và nhiễu.

Inductive coupling: Nguyên nhân là do từ trường giữa đường gây nhiễu và đường tín hiệu. Loại nhiễu này khá phổ biến trong các mạch có tần số cao, hoặc cộng hưởng. Nó có thể được thể hiện qua độ từ cảm giữa 2 đường tín hiệu.

Chống nhiễu trên mạch in là thực hiện giảm thiểu các yếu tố trên, cách sắp xếp linh kiện, đi dây đóng vai trò quan trọng. Sau đây là một số tiêu chuẩn đi dây cho việc chống nhiễu.

Giữ khoảng cách giữa các đường tín hiệu bằng 3 lần khoảng cách giữa đường tín hiệu so với GND.

Sử dụng các góc đi dây 45 độ, hoặc đi dây hình vòng cung để tránh sự tích điện tại các điểm nhọn trên dây.

Khi đi các đường tín hiệu, tránh thay đổi layer. Việc này có thể làm tăng hệ số hỗ cảm. Nếu bắt buộc phải chuyển lớp, thì kích thước via phải là nhỏ nhất.

Đặt tụ điện có điện dung lớn gần nguồn cung cấp ( 10uF ), đặt tự có điện dung nhỏ hơn vào các linh kiện, chân nguồn và GND của tụ nên nối trực tiếp vào các plane.

Via.

Mỗi via có 1 điện dung so với GND,  ( pF ) với T là bề dày board ( inchs ), D1 là đường kính lỗ via inchs ), D2 là đường kính Pad đồng ( inchs ),  là hằng số điện môi của lớp cách điện. Có 3 loại via cơ bản: Through Via, Blind Via và Bruied Via. Theo công thức trên, kích thước Via của đường dây tỉ lệ thuận với điện dung. Nên khi thiết kế mạch ở tần số cao, các Via nên càng nhỏ càng tốt, nhưng phải đảm bảo chịu được cường độ dòng điện trên đường dây.

Cảm kháng: Khi nối tụ decoupling vào Ground Plane, ta cần quan tâm đến hệ số tự cảm của via.

•  L = 5.08 *h*[ln(4*h /d) +1]

Với L là điện cảm via (nH), h là chiều dài via (inch), d là đường kính via(inch).

Theo công thức trên, sự thay đổi đường kính via gây ảnh hưởng rất nhỏ đến L. Tuy nhiên, L sẽ thay đổi một số khá lớn khi h gia tăng hoặc sử dụng nhiều via song song. Do đó, để nối các tụ decoupling với lớp GND, hãy sử dụng 2 via cho mỗi chân linh kiện. Để giảm nhỏ điện cảm, ta cần sử dụng nhiều via phân bố trên từng khoảng đều đặn xuyên suốt board.

Return Path: Một đường tín hiệu, nếu chuyển layer bằng cách đi qu các lớp plane, sẽ làm Return Path trở nên phức tạp. Nếu board có 2 lớp plane, hãy đặt thêm 1 via GND à GND gần via tín hiệu để đảm bảo Return path liên tục.

Tụ decoupling: Cấp đủ nguồn để IC hoạt động, ngăn tín hiệu tần số cao chạy khắp board. Tụ decoupling nên được bố trí xuyên suốt trên board.

Tính số layer: Đối với các loại mạch in tốc độ cao, cần chống nhiễu tốt hơn nên cần board ít nhất 4 lớp trở lên.

Share this:

• X
• Facebook

Like Loading...

Related