Bai Giang-vhdl - SlideShare

Bai giang-vhdl•17 likes•13,766 viewsHhoangclickFollow1 of 137Download now

More Related Content

Bai giang-vhdl

• 1. MỤC LỤC CHƢƠNG 1 : GIỚI THIỆU TẬP LỆNH TRONG NGÔN NGỮ VHDL ................... 1 1.1 Những phần tử ngôn ngữ cơ bản :.................................................................... 1 1.1.1 Lời chú thích : ............................................................................................. 1 1.1.2 Những điều cần biết về ngôn ngữ VHDL :................................................... 1 1.1.3 Đối tượng dữ liệu : ...................................................................................... 1 1.1.4 Loại dữ liệu : ............................................................................................... 2 1.2 Toán tử dữ liệu :................................................................................................ 4 1.3 Entity (thực thể): ............................................................................................... 6 1.4 Architecture (cấu trúc) : ................................................................................... 6 1.4.1 Cú pháp cho dataflow model : .................................................................... 6 1.4.2 Cú pháp cho behavioral model : .................................................................. 7 1.4.3 Cú pháp của structural model : .................................................................... 7 1.5 Generic : ............................................................................................................ 8 1.5.1 Cú pháp trong khai báo ENTITY :............................................................... 8 1.5.2 Cú pháp trong khai báo component : ........................................................... 9 1.5.3 Cú pháp trong thuyết minh component : ...................................................... 9 1.6 Package (gói) : ................................................................................................. 10 1.6.1 Cú pháp khai báo PACKAGE: .................................................................. 10 1.6.2 Cú pháp khai báo thân chính Package: ....................................................... 11 1.7 Những câu lệnh đồng thời theo cấu trúc Dataflow : ...................................... 12 1.7.1 Gán các tín hiệu đồng thời : ....................................................................... 12 1.7.2 Gán tín hiệu có điều kiện : ......................................................................... 12 1.7.3 Gán tín hiệu được chọn lựa : ...................................................................... 13 1.7.4 Ví dụ cho kiểu dataflow : .......................................................................... 13 1.8 Những câu lệnh tuần tự theo cấu trúc Behavioral : ....................................... 14 1.8.1 Process : .................................................................................................... 14 1.8.2 Những phép gán tín hiệu tuần tự : .............................................................. 14 1.8.3 Phép gán biến : .......................................................................................... 15 1.8.4 Wait : ........................................................................................................ 15 1.8.5 If then else :............................................................................................... 15 1.8.6 Case: ......................................................................................................... 16 1.8.7 Null : ......................................................................................................... 16 1.8.8 For : .......................................................................................................... 16 1.8.9 While : ...................................................................................................... 17 1.8.10 Loop : ....................................................................................................... 17 1.8.11 Exit : ......................................................................................................... 17 1.8.12 Next : ........................................................................................................ 17 1.8.13 Function (hàm) : ........................................................................................ 17 1.8.14 Procedure (thủ tục) : .................................................................................. 19 1.8.15 Ví dụ về kiểu Behavioral : ......................................................................... 20 i
• 2. 1.9 Các câu lệnh kiểu Structural : ........................................................................ 21 1.9.1 Khai báo Component : ............................................................................... 21 1.9.2 Port map :.................................................................................................. 21 1.9.3 Open : ....................................................................................................... 22 1.9.4 Generate : .................................................................................................. 22 1.9.5 Ví dụ về cách viết đoạn mã theo kiểu Structure: ........................................ 23 1.10 Các thủ tục chuyển đổi : ................................................................................. 25 1.10.1 Conv_integer ( ) : ...................................................................................... 25 1.10.2 Conv_Std_Logic_Vector (,): ..................................................................... 25 CHƢƠNG 2 : DÙNG NGÔN NGỮ VHDL MÔ TẢ CÁC MẠCH SỐ CƠ BẢN ...... 27 2.1 Ngôn ngữ VHDL mô tả các cổng logic cơ bản: .............................................. 27 2.1.1 Đoạn mã VHDL mô tả cổng NAND 2 ngõ vào: ......................................... 27 2.1.2 Ngôn ngữ VHDL mô tả cổng NOR 3 ngõ vào: .......................................... 28 2.1.3 Dùng ngôn ngữ VHDL mô tả một hệ thống báo động cho xe hơi: .............. 29 2.2 Bộ giải mã LED 7 đoạn:.................................................................................. 31 2.2.1 Xây dựng cấu trúc bộ giải mã LED 7 đoạn: ............................................... 31 2.2.2 Ngôn ngữ VHDL mô tả mạch giải mã LED 7 đoạn: .................................. 34 2.2.3 Cấu trúc structural biểu diễn giải mã số thập phân ra Led 7 đoạn: .............. 35 2.2.4 Cấu trúc dataflow biểu diễn giải mã số thập phân ra Led 7 đoạn: ............... 37 2.2.5 Cấu trúc behavioral biểu diễn giải mã số thập phân ra Led 7 đoạn: ............ 38 2.3 Bộ cộng: ........................................................................................................... 38 2.3.1 Bộ cộng toàn phần (FA): ........................................................................... 38 2.3.2 Bộ cộng toàn phần hai số nhị phân có nhiều hơn 1 bit: .............................. 40 2.3.3 Bộ cộng hai số nhị phân nhiều bit cho kết quả hiển thị nhanh: ................... 41 2.4 Bộ trừ: ............................................................................................................. 42 2.4.1 Bộ trừ một bit: ........................................................................................... 42 2.4.2 Sự tích hợp cả hai bộ cộng và bộ trừ trong cùng một mạch số: ................... 43 2.5 Thành phần thực hiện các phép toán logic số học (ALU): ............................ 45 2.6 Bộ giải mã:....................................................................................................... 49 2.7 Bộ mã hóa:....................................................................................................... 52 2.8 2.8 Bộ ghép kênh: .......................................................................................... 53 2.9 Bộ đệm ba trạng thái: ..................................................................................... 57 2.10 Bộ so sánh:....................................................................................................... 58 2.11 Bộ dịch và bộ xoay (shifter / Rotator): ........................................................... 60 2.12 Bộ nhân: .......................................................................................................... 62 2.13 Máy trạng thái hữu hạn FSM: ....................................................................... 64 2.13.1 Mô hình máy trạng thái hữu hạn FSM (Finite-State-Machine): .................. 65 2.13.2 Phương trình kích thích (Excitation Equation): .......................................... 67 2.13.3 Phương trình trạng thái tiếp theo (Next-state Equation): ............................ 67 2.13.4 Bảng trạng thái tiếp theo (Next-state Table): ............................................. 68 ii
• 3. 2.13.5 Ví dụ phân tích 1 Moore FSM: .................................................................. 70 2.13.6 Ví dụ phân tích Mealy FSM: ..................................................................... 76 2.14 Các linh kiện tuần tự: ..................................................................................... 80 2.14.1 Các thanh ghi (Registers): ......................................................................... 80 2.14.2 Thanh ghi tập tin (Register Files): ............................................................. 82 2.14.3 Bộ nhớ truy xuất ngẫu nhiên (Random Access Memory): .......................... 85 2.15 Bộ đếm (Counters): ......................................................................................... 88 2.15.1 Bộ đếm lên nhị phân (Binary Up Counter):................................................ 89 2.15.2 Mã VHDL cho bộ đếm lên 4 bit: ............................................................... 90 2.15.3 Bộ đếm lên xuống nhị phân (Binary Up-Down Counter): .......................... 91 2.15.4 Mã VHDL cho 1 bộ đếm lên xuống 4 bit như sau: ..................................... 92 2.15.5 Bộ đếm lên xuống đọc song song : ............................................................ 93 2.15.6 Bộ đếm lên xuống BCD (BCD Up-Down Counter): .................................. 95 2.16 Thanh ghi dịch (Shift registers):..................................................................... 95 2.16.1 Thanh ghi dịch nối tiếp ra song song: ........................................................ 96 2.16.2 Thanh ghi dịch nối tiếp ra song song và song song ra nối tiếp: ................... 97 CHƢƠNG 3 : TÌM HIỂU KIT FPGA SPARTAN 3 ................................................ 100 3.1 Tổng quan kit FPGA Spartan 3 : ................................................................ 100 3.2 SRAM bất đồng bộ : ..................................................................................... 101 3.3 Led 7 đoạn:.................................................................................................... 105 3.4 Các công tắc trƣợt (SW), các nút ấn (PB) và các Led : ............................... 107 3.5 Cổng VGA : ................................................................................................... 107 3.6 Cổng PS/2 Mouse và Keyboard : .................................................................. 108 3.6.1 Bàn phím :............................................................................................... 109 3.6.2 Mouse : ................................................................................................... 109 3.6.3 Nguồn cấp áp: ......................................................................................... 110 3.7 Cổng nối tiếp RS-232 : .................................................................................. 110 3.8 Các nguồn xung clock : ................................................................................. 111 3.9 Cách thiết lập các mode hoạt động cho FPGA : .......................................... 111 3.10 Thiết lập cách lƣu trữ cho Platform : ........................................................... 112 3.10.1 Default Option : ...................................................................................... 113 3.10.2 Flash Read option : .................................................................................. 113 3.10.3 Disable Option : ...................................................................................... 114 3.11 Sự kết nối các board mở rộng vào kit Spartan 3 : ....................................... 114 3.11.1 Port mở rộng A1: .................................................................................... 115 3.11.2 Port mở rộng A2 :.................................................................................... 116 3.11.3 Port mở rộng B1 : .................................................................................... 117 CHƢƠNG 4 : CÁC CỔNG GIAO TIẾP DÙNG TRÊN BOARD SPARTAN 3 ..... 119 iii
• 4. 4.1 Giao tiếp RS232 (cổng COM) : ..................................................................... 119 4.2 Giao tiếp bàn phím PS/2 : ............................................................................. 122 4.2.1 Sơ đồ chân kết nối: .................................................................................. 122 4.2.2 Các tín hiệu của PS/2 : ............................................................................ 122 4.2.3 Nguyên tắc truyền dữ liệu : ..................................................................... 122 4.2.4 Mã quét bàn phím (Scancode) : ............................................................... 124 4.3 Giao tiếp VGA : ............................................................................................ 125 4.3.1 Sơ đồ chân kết nối : ................................................................................. 125 4.3.2 Các tín hiệu của VGA : ........................................................................... 125 4.3.3 Nguyên tắc tạo hình :............................................................................... 125 4.3.4 Nguyên tắc quét tín hiệu điện để tạo ảnh : ............................................... 125 4.3.5 Một vài chuẩn Video điển hình cho TV và PC : ....................................... 126 4.3.6 Giản đồ thời gian cho các tín hiệu của chuẩn VGA : ................................ 127 CHƢƠNG 5 : CÁC ỨNG DỤNG ĐÃ THỰC HIỆN ................................................ 128 5.1 Đồng hồ và đếm sản phẩm :.......................................................................... 129 5.2 Giao tiếp PS/2 :.............................................................................................. 129 iv
• 5. MỤC LỤC HÌNH Hình 2. 1 : Đoạn mã VHDL cho cổng NAND 2 ngõ vào................................................... 28 Hình 2. 2 : Cổng NOR 3 ngõ vào (a) đoạn mã VHDL; (b) sơ đồ mạch; (c) thời gian mô phỏng. .............................................................................................................................. 29 Hình 2. 3 : Giãn đồ xung của hệ thống báo động trong xe hơi: (a) Dạng xung trên lý thuyết; (b) Dạng xung trên thực tế. ................................................................................... 30 Hình 2. 4 : Mạch báo động trong xe hơi (a) đoạn mã VHDL được viết dưới dạng dataflow; (b) mô phỏng giãn đồ xung. .............................................................................................. 31 Hình 2. 5 : Bảng chân trị của bộ giải mã 7 đoạn. ............................................................. 32 Hình 2. 6 : Mạch giải mã LED 7 đoạn. ............................................................................. 34 Hình 2. 7 : Sơ đồ biểu diễn thời gian hiển thị một số trên Led 7 đoạn của một số thập phân tương ứng. ........................................................................................................................ 38 Hình 2. 8 : Bộ cộng toàn phần (a) bảng chân trị; (b) sơ đồ mạch; (c) ký hiệu logic. ......... 39 Hình 2. 9 : Bộ cộng hai số nhị phân 8 bit. ......................................................................... 40 Hình 2. 10 : (a) Mạch vận hành tín hiệu Carry-Lookahead từ c1 đến c 4 ; (b) một mẫu bit của bộ cộng Carry-Lookahead. ........................................................................................ 42 Hình 2. 11 : Bộ trừ 1 bit (a) bảng chân trị; (b) sơ đồ mạch; (c) ký hiệu logic. ................... 43 Hình 2. 12 : Mạch cộng và trừ chuỗi 8 bit nhị phân (a) bảng vhân trị; (b) sơ đồ mạch; (c) ký hiệu logic. .................................................................................................................... 44 Hình 2. 13 : Mạch ALU 4 bit. ........................................................................................... 46 Hình 2. 14 : Hoạt động của khối ALU (a) Bảng các trạng thái; (b) Bảng chân trị của LE; (c) Bảng chân trị của AE; (d) Bảng chân trị của CE. ........................................................ 47 Hình 2. 15 : Bìa karnaugh, biểu thức, sơ đồ mạch cho: (a) LE; (b) AE; (c) CE. ................ 48 Hình 2. 16: Đoạn mã VHDL cho một khối ALU. ............................................................... 49 Hình 2. 17 : Dạng sóng mô phỏng cho 8 thuật toán cơ bản của khối ALU với hai giá trị ngõ vào là 5 và 3. .................................................................................................................... 49 Hình 2. 18 : Một bộ giải mã 3 sang 8 (a) Bảng chân trị; (b) sơ đồ mạch; (c) ký hiệu logic. ......................................................................................................................................... 50 Hình 2. 19 : Một bộ giải mã 3 sang 8 được xây dựng từ 7 bộ giải mã 1 sang 2. ................ 51 Hình 2. 20 : Một bộ mã hóa 8 sang 3 (a) Bảng chân trị; (b) sơ đồ mạch; (c) ký hiệu logic. ......................................................................................................................................... 52 Hình 2. 21 : Bảng chân trị cho một bộ mã hóa 8 sang 3 có sự ưu tiên. .............................. 53 Hình 2. 22 : Bộ ghép kênh từ 2 sang 1 (a) Bảng chân trị; (b) sơ đồ mạch; (c) ký hiệu logic. ......................................................................................................................................... 54 Hình 2. 23 : Bộ ghép kênh 8 sang 1 (a) Bảng chân trị; (b) sơ đồ mạch; (c) ký hiệu logic. 54 Hình 2. 24 : Bộ ghép kênh 8 sang 1 có sử dụng (a) Bộ giải mã 3 sang 8; (b) 7 bộ ghép kênh 2 sang 1. ........................................................................................................................... 55 Hình 2. 25 : Dùng bộ ghép kênh 8 thành 1 biểu diễn hàm F ( x, y, z ) x' yz' xy' z xyz' xyz. ................................................................................... 57 Hình 2. 26 : Bộ đệm ba trạng thái (a) bảng chân trị; (b) ký hiệu logic; (c) bảng chân trị cho việc phân chia điều khiển cho mạch đệm ba trạng thái; (d) sơ đồ mạch. ........................... 58 Hình 2. 27 : Bộ so sánh 4 bit đơn giản cho (a) X=3; (b) X Y ; (c) X<5. ........................ 59 Hình 2. 28 : Bộ so sánh lặp (a) So sánh từng cặp bit x i và y i ; (b) 4-bit X=Y. .................. 60 Hình 2. 29 : Sự hoạt động của bộ dịch và bộ xoay. ........................................................... 60 v
• 6. Hình 2. 30 : Bộ dịch / bộ xoay 4 bit: (a) Bảng trạng thái hoạt động;(b) sơ đồ mạch; (c) ký hiệu logic. ........................................................................................................................ 61 Hình 2. 31 : Phép nhân (a) nhân bằng tay; (b) phương pháp thực hiện; (c) sơ đồ mạch.... 63 Hình 2. 32 : Sơ đồ mạch của Moore FSM và Mealy FSM. ................................................ 65 Hình 2. 33 : (a) Sơ đồ khối Moore FSM; (b) Sơ đồ khối Mealy FSM................................. 67 Hình 2. 34 : Bảng trạng thái tiếp theo với 4 trạng thái và tín hiệu ngõ vào C. ................... 68 Hình 2. 35 : Bảng ngõ ra (a) Moore FSM; (b)Mealy FSM. ............................................... 69 Hình 2. 36 : Sơ đồ các trạng thái trong một mạch tuần tự................................................. 70 Hình 2. 37 : Moore FSM đơn giản .................................................................................... 71 Hình 2. 38 : Sơ đồ trạng thái đầy đủ của mạch Moore FSM. ........................................... 73 Hình 2. 39 : Giãn đồ thời gian của Moore FSM mô phỏng bằng xilinx. ............................ 76 Hình 2. 40 : Mealy FSM đơn giản. ................................................................................... 76 Hình 2. 41 : Bảng chân trị ngõ ra. ................................................................................... 77 Hình 2. 42 : Trạng thái đầy đủ của Mealy FSM. ............................................................... 77 Hình 2. 43 : Tính toán thời gian mẫu cho Mealy FSM ...................................................... 78 Hình 2. 44 : Giãn đồ thời gian của Mealy FSM được mô phỏng bằng xilinx. .................... 80 Hình 2. 45 : Thanh ghi 4 bit với mức xóa không đồng bộ. ................................................. 81 Hình 2. 46 : Ký hiệu logic của thanh ghi........................................................................... 81 Hình 2. 47 : Giãn đồ mô phỏng cho thanh ghi 4 bit. ......................................................... 82 Hình 2. 48 : Mạch thanh ghi có thêm chân điều khiển. ..................................................... 83 Hình 2. 49 : Mạch hoàn chỉnh của thanh ghi 4x4.............................................................. 83 Hình 2. 50 : Tín hiệu mô phỏng cho ghi 4x4 với 1 Port ghi, 2 Port đọc. ............................ 85 Hình 2. 51 : Ký hiệu logic của chip RAM. ......................................................................... 86 Hình 2. 52 : Mạch nhớ bit trong RAM. ............................................................................. 86 Hình 2. 53 : Sơ đồ các ô nhớ dạng lưới trong chip RAM 4x4. .......................................... 87 Hình 2. 54 : Bộ đếm lên nhị phân (a) Bảng chân trị; (b) Sơ đồ mạch; (c) Ký hiệu logic. ... 89 Hình 2. 55 : Bộ đếm lên 4 bit Sơ đồ mạch; bảng chân trị; ký hiệu logic. .......................... 90 Hình 2. 56 : Tín hiệu mô phỏng cho bộ đếm lên 4 bit. ....................................................... 91 Hình 2. 57 : Bộ cộng ,trừ bán phần (a) Bảng chân trị; (b) Sơ đồ mạch; (c) Ký hiệu logic. 92 Hình 2. 58 : Bộ đếm lên xuống 4 bit: (a) Sơ đồ mạch; (b) Bảng chân trị; (c) Ký hiệu logic. ......................................................................................................................................... 92 Hình 2. 59 : Tín hiệu mô phỏng cho bộ đếm lên xuống 4 bit. ............................................. 93 Hình 2. 60 : (a) Sơ đồ mạch đếm lên xuống 4 bit có sửa đổi ; (b) Bảng chân trị ; (c) ký hiệu logic của đếm lên xuống 4 bit có sửa đổi. ......................................................................... 94 Hình 2. 61 : Bộ đếm BCD (a) bộ đếm lên; (b) bộ đếm xuống. ........................................... 95 Hình 2. 62 : Bộ chuyển đổi 4 bit nối tiếp ra song song. ..................................................... 96 Hình 2. 63 : Tín hiệu mô phỏng của một bộ chuyển đổi 4 bit nối tiếp ra song song. .......... 97 Hình 2. 64 : (a) Sơ đồ mạch thanh ghi dịch nối tiếp ra song song và song song ra nối tiếp; (b) Bảng chân trị ; (c) ký hiệu logic của thanh ghi dịch nối tiếp ra song song và song song ra nối tiếp. ........................................................................................................................ 98 Hình 2. 65 : Tín hiệu mô phỏng thanh ghi dịch nối tiếp ra song song và song song ra nối tiếp. .................................................................................................................................. 98 Hình 3. 1 : Sơ đồ khối kit Xilinx FPGA Spartan-3 Starter. ............................................. 100 Hình 3. 2: Mạch in phía trước kit FPGA Xilinx Spartan-3 Starter. ................................. 101 Hình 3. 3 : Mạch in phía sau kit FPGA Xilinx Spartan-3 Starter..................................... 101 vi
• 7. Hình 3. 4 : Sơ đồ kết nối giữa chân giữa FPGA và 2 SRAM 256Kx16. ............................ 102 Hình 3. 5 : Bảng kết nối chân giữa FPGA với 18 đường địa chỉ của SRAM .................... 103 Hình 3. 6 : Bảng kết nối chân giữa FPGA với chân OE và WE của................................. 103 Hình 3. 7 : Bảng kết nối chân giữa IC10 với các chân của FPGA. .................................. 104 Hình 3. 8 : Bảng kết nối chân giữa IC11 với các chân của FPGA. .................................. 105 Hình 3. 9 : Sơ đồ bố trí các thanh của LED 7 đoạn. ........................................................ 105 Hình 3. 10 : Bảng kết nối chân giữa LED 7 đoạn với chân của FPGA. ........................... 106 Hình 3. 11 : Bảng kết nối tín hiệu điều khiển hiển thị 4 LED với chân của FPGA. .......... 106 Hình 3. 12 : Bảng hiển thị LED 7 đoạn tương ứng với 16 ký tự từ 0 đến F. ..................... 106 Hình 3. 13 : Tín hiệu mô tả hiển thị các LED 7 đoạn bằng phương pháp quét led. .......... 107 Hình 3. 14 : Bảng kết nối chân giữa các công tắc trượt với các chân của FPGA. ........... 107 Hình 3. 15 : Bảng kết nối chân giữa các nút nhấn với các chân của FPGA. .................... 107 Hình 3. 16 : Bảng kết nối chân giữa 8 đèn LED với các chân của FPGA. ...................... 107 Hình 3. 17 : Sơ đồ chân của cổng VGA........................................................................... 108 Hình 3. 18 : Bảng kết nối chân giữa các tín hiệu của cổng với các chân của FPGA. ....... 108 Hình 3. 19 : Bảng mã hóa hiển thị 3 bit cho 8 màu cơ bản. ............................................. 108 Hình 3. 20 : Sơ đồ chân của cổng PS/2. .......................................................................... 108 Hình 3. 21 : Mã quét bàn phím. ...................................................................................... 109 Hình 3. 22 : Các mã điều khiển đặc biệt của bàn phím. .................................................. 109 Hình 3. 23 : Cấu trúc luồng bit quản lý cổng PS/2. ......................................................... 110 Hình 3. 24 : Cách kết nối jumper trên board để chọn nguồn áp tùy người thiết kế. ......... 110 Hình 3. 25 : Sơ đồ chân của cổng RS-232. ...................................................................... 110 Hình 3. 26 : Sơ đồ kết nối chân giữa cổng RS-232 với các chân của FPGA. ................... 111 Hình 3. 27 : Kết nối chân giữa nguồn dao động xung clock với chân của FPGA. ........... 111 Hình 3. 28 : Bảng thiết lập các trạng thái hoạt động cho FPGA thông qua chân J8. ....... 112 Hình 3. 29 : Vị trí nút ấn để reset chương trình nạp cho kit và LED hiển thị. .................. 112 Hình 3. 30 : Sơ đồ kết nối jumper để lựa chọn các mode lưu trữ của FPGA. ................... 113 Hình 3. 31 : Sơ đồ kết nối chân giữa FPGA với Platform Flash ở chế độ Default. .......... 113 Hình 3. 32 : Sơ đồ kết nối chân giữa FPGA với Platform Flash ở chế độ Flash Read. .... 114 Hình 3. 33 : Vị trí kết nối thêm các board mạch mở rộng trên board Spartan 3. ............. 114 Hình 3. 34 : Một số đặc tính của các port mở rộng A1, A2, B1. ...................................... 115 Hình 3. 35 : Cấu trúc chung của một port mở rộng. ........................................................ 115 Hình 3. 36 : Bảng đồ chân kết nối giữa port mở rộng A1 với con FPGA spartan 3. ........ 116 Hình 3. 37 : Bảng đồ chân kết nối giữa port mở rộng A2 với con FPGA spartan 3. ........ 117 Hình 3. 38 : Bảng đồ chân kết nối giữa port mở rộng B1 với con FPGA spartan 3. ........ 118 Hình 4. 1 : Một áp dụng của RS-232............................................................................... 119 Hình 4. 2 : Các chân chức năng của DB25 và DB9 loại đầu đực. ................................... 120 Hình 4. 3 : Các chân chức năng của DB25 và DB9 loại đầu cái. .................................... 121 Hình 4. 4 : Nghi thức truyền và nhận dữ liệu giữa DTE và DCE. .................................... 122 Hình 4. 5 : Chân kết nối của chuẩn PS/2 loại 5 chân và 6 chân. ..................................... 122 Hình 4. 6 : Thứ tự truyền data từ Keyboard đến Host. .................................................... 124 Hình 4. 7 : Thứ tự truyền data từ Host đến Keyboard. .................................................... 124 Hình 4. 8 : Mã Scancode của Keyboard. ......................................................................... 124 Hình 4. 9 : Chân kết nối của chuẩn VGA. ....................................................................... 125 Hình 4. 10 : Tín hiệu quét xen kẽ . .................................................................................. 126 vii
• 8. Hình 4. 11 : Tín hiệu quét liên tục .................................................................................. 126 Hình 4. 12 : Thời gian thực hiện của tín hiệu Vertical Sync và Horizontal Sync. ............. 127 Hình 4. 13 : Giản đồ thời gian của tín hiệu Vertical Sync và Horizontal Sync................. 127 viii
• 9. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL CHƢƠNG 1 : GIỚI THIỆU TẬP LỆNH TRONG NGÔN NGỮ VHDL VDHL là ngôn ngữ mô tả phần cứng cho các kiểu mạch số trong phạm vị các kết nối đơn giản của các cổng đến những hệ thống phức tạp. VHDL là viết tắt của VHSIC Hardware Description Language và VHSIC là viết tắt của Very High Speed Integrated Circuits. Trong chương này chỉ tóm tắt ngắn gọn nguyên lý cơ bản của VHDL và cú pháp của nó. Nhiều chức năng cao cấp của ngôn ngữ VHDL bị bỏ qua. Cho nên chúng ta cần phải tham khảo các tài liệu khác để có những cái nhìn chi tiết hơn. 1.1 Những phần tử ngôn ngữ cơ bản : 1.1.1 Lời chú thích : Lời chú thích được chỉ ra sau hai dấu gạch nối liên tiếp (--) và được kết thúc ở cuối dòng. Ví dụ : -- Đây là lời chỉ dẫn. 1.1.2 Những điều cần biết về ngôn ngữ VHDL : Cú pháp nhận biết VHDL : Một dãy của một hoặc nhiều ký tự viết hoa, ký tự thường, chữ số, đường gạch dưới . Ký tự thường và ký tự hoa được xử lý như nhau. Ký tự đầu tiên thường là một chữ cái. Ký tự cuối cùng không thể là đường gạch dưới. Không thể có 2 đường gạch dưới cùng một lúc. 1.1.3 Đối tượng dữ liệu : Có 3 loại đối tượng dữ liệu : biến, hằng, tín hiệu. Đối tượng dữ liệu tín hiệu đại diện cho tín hiệu logic trên đường dây trong mạch , một tín hiệu không có bộ nhớ do đó nếu nguồn tín hiệu bị mất thì tín hiệu không có giá trị. Đối tượng dữ liệu biến nhớ nội dung của nó và dùng để tính toán trong mô hình hành vi. Đối tượng dữ liệu hằng cần có1 giá trị ban đầu khi khai báo và giá trị này không đổi. Ví dụ : Signal x: bit; Variable y: integer; Constant one: STD_Logic_Vector {3 Downto 0} := “0001” ; Thiết kế các ứng dụng trên Kit FPGA Spartan III 1
• 10. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL 1.1.4 Loại dữ liệu : 1.1.4.1 Bit và Bit_vector : Loại Bit và Bit_vector được xác định trước trong VHDL. Đối tượng của những loại này là giá trị „0‟ và „1‟ . Loại Bit_vctor là một vector đơn giản của loại Bit. Một vector với tất cả các bit có cùng giá trị có thể được biểu diễn bằng từ khóa “others”. Ví dụ : Signal x: bit; Signal y: Bit_vector ( 7 downto 0); x <= „1‟; y <= “00000010”; y <= (others => „0‟); -- same as “00000000” 1.1.4.2 STD_Logic và STD_Logic_Vector : Loại STD_Logic và STD_Logic_Vector cung cấp nhiều giá trị hơn loại Bit trong kiểu mạch thực chính xác hơn. Đối tượng của lọai này có thể có những giá trị sau: „0‟ -- mức 0 „1‟ -- mức 1 „Z‟ -- tổng trở cao „-„ -- không quan tâm „L‟ -- mức 0 yếu „H‟ -- mức 1 yếu „U” -- không đặt giá trị ban đầu „X‟ -- không xác định „W‟-- không xác định yếu Loại STD_Logic và STD_Logic_Vector không được xác định trước vì thế phải khai báo 2 thư viện để sử dụng loại này: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; Nếu đối tượng loại STD_Logic_Vector được dùng như số nhị phân trong các thao tác số học, khi đó ta sử dụng lệnh “use” với hai cú pháp sau: USE IEEE.STD_LOGIC_SIGNED.ALL; cho số có dấu. Thiết kế các ứng dụng trên Kit FPGA Spartan III 2
• 11. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL USE IEEE.STD_LOGIC_UNSIGNED.ALL; cho số không dấu. Một vector mà tất cả các bit có giá trị giống nhau có thể được biểu diễn ngắn gọn bằng cách sử dụng từ khóa “others” với cú pháp sau: Ví dụ: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; SIGNAL x: STD_LOGIC; SIGNAL y: STD_LOGIC_VECTOR(7 DOWNTO 0); x <= 'Z'; y <= "0000001Z"; y <= (OTHERS => '0'); -- same as "00000000" 1.1.4.3 Integer : Loại Integer được xác định trước để định nghĩa các đối tượng số nhị phân dùng với tính toán số học. Mặc định 1 tín hiệu khai báo Integer dùng tối đa 32 bit để chỉ một ký hiệu số. Integers cũng có thể dùng ít bit hơn với khai báo từ khóa RANGE. Ví dụ : SIGNAL x: INTEGER; SIGNAL y: INTEGER RANGE –64 to 64; 1.1.4.4 Boolean : Loại Boolean được xác định trước để định nghiã các đối tượng chỉ có 2 giá trị TRUE hoặc FALSE Ví dụ: SIGNAL x: BOOLEAN; 1.1.4.5 Bảng liệt kê Type : Một bảng liệt kê cho phép người dùng chỉ rõ những giá trị mà đối tượng dữ liệu có thể có. Cú pháp: TYPE identifier IS ( trị 1, trị 2, …). Ví dụ: TYPE state_type IS ( S1,S2,S3); Signal state: state_type; State <= S1; 1.1.4.6 Array : Loại ARRAY nhóm các đối tượng dữ liệu riêng lẻ của cùng một loại thành một mảng một chiều hay nhiều chiều. Cú pháp : TYPE identifier IS ARRAY (range) OF type; Thiết kế các ứng dụng trên Kit FPGA Spartan III 3
• 12. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL Ví dụ : TYPE byte IS ARRAY(7 DOWNTO 0) OF BIT; TYPE memory_type IS ARRAY(1 TO 128) OF byte; SIGNAL memory: memory_type; memory(3) <= "00101101"; 1.1.4.7 Subtype : SUBTYPE là tập hợp con của một loại mà loại đó có sự ràng buộc về phạm vi. Cú pháp : SUBTYPE identifier IS type RANGE range; Ví dụ : SUBTYPE integer4 IS INTEGER RANGE –8 TO 7; SUBTYPE cell IS STD_LOGIC_VECTOR(3 DOWNTO 0); TYPE memArray IS ARRAY(0 TO 15) OF cell; Một vài chuẩn Subtype NATURAL – dãy số nguyên bắt đầu từ số 0. POSITIVE – dãy số nguyên bắt đầu từ số 1. 1.2 Toán tử dữ liệu : VHDL được xây dựng từ các toán tử được giới thiệu ở bảng dưới đây: Toán tử Logic Toán tử Ví dụ AND And a AND b OR Or a OR b NOT Not NOT a NAND Nand a NAND b NOR Nor a NOR b XOR Xor a XOR b XNOR Xnor a XNOR b Toán tử số học (Arithmetic Operators) Thiết kế các ứng dụng trên Kit FPGA Spartan III 4
• 13. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL + Phép cộng (addition) a+b - Phép trừ (subtraction) a-b * Phép nhân (multiplication (integer or floating point)) a*b / Phép chia ( division (integer or floating point)) a/b MOD Lấy phần dư, dấu theo b ( modulus (integer)) a MOD b REM Lấy phần dư, dấu theo a (remainder (integer)) a REM b ** Lũy thừa (exponentiation) A ** 2 & Phép nối (concatenation) „a‟ & ‟b‟ ABS Trị tuyệt đối (absolute) a ABS b Toán tử quan hệ (Relational Operators) = Bằng /= Không bằng < Nhỏ hơn <= Nhỏ hơn hoặc bằng > Lớn hơn >= Lớn hơn hoặc bằng Toán tử dịch (Shift Operators) sll Dịch trái logic (shift left logical) srl Dịch phải logic (shift right logical) sla Dịch trái số học (shift left arithmetic) sra Dịch phải số học (shift right arithmetic) Thiết kế các ứng dụng trên Kit FPGA Spartan III 5
• 14. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL rol Xoay trái (rotate left) ror Xoay phải (rotate right) 1.3 Entity (thực thể): Một khai báo ENTITY biểu thị một giao diện người dùng hoặc bên ngoài của mođun giống với khai báo của một chức năng. Nó chỉ rõ tên của thực thể và giao diện của nó. Giao diện gồm có những tín hiệu vào và ra thực thể sử dụng từ khóa đại diện là IN và OUT . Cú pháp : ENTITY entity-name IS PORT (list-of-port-names-and-types); END entity-name; Ví dụ : LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY Siren IS PORT( M: IN STD_LOGIC; D: IN STD_LOGIC; V: IN STD_LOGIC; S: OUT STD_LOGIC); END Siren; 1.4 Architecture (cấu trúc) : Thân ARCHITECTURE định nghĩa sự thực thi hiện thời của các chức năng của một ENTITY. Điều này giống với sự xác định hoặc sự thực thi của một chức năng. Cú pháp cho ARCHITECTURE khác nhau tùy thuộc vào mô hình (dataflow, behavioral, or structural) mà bạn sử dụng. 1.4.1 Cú pháp cho dataflow model : ARCHITECTURE architecture-name OF entity-name IS signal-declarations; -- khai báo tín hiệu BEGIN concurrent-statements; Thiết kế các ứng dụng trên Kit FPGA Spartan III 6
• 15. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL END architecture-name; Những phát biểu concurrent được thực hiện một cách đồng thời. Ví dụ ARCHITECTURE Siren_Dataflow OF Siren IS SIGNAL term_1: STD_LOGIC; BEGIN term_1 <= D OR V; S <= term_1 AND M; END Siren_Dataflow; 1.4.2 Cú pháp cho behavioral model : ARCHITECTURE architecture-name OF entity-name IS signal-declarations; function-definitions; procedure-definitions; BEGIN PROCESS-blocks; concurrent-statements; END architecture-name; Những câu lệnh bên trong process-block được thực hiện tuần tự, liên tục. Tuy nhiên chính process-block là concurrent-statements. Ví dụ : ARCHITECTURE Siren_Behavioral OF Siren IS SIGNAL term_1: STD_LOGIC; BEGIN PROCESS (D, V, M) BEGIN term_1 <= D OR V; S <= term_1 AND M; END PROCESS; END Siren_Behavioral; 1.4.3 Cú pháp của structural model : Thiết kế các ứng dụng trên Kit FPGA Spartan III 7
• 16. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL ARCHITECTURE architecture-name OF entity-name IS component-declarations; signal-declarations; BEGIN instance-name: PORT MAP-statements; concurrent-statements; END architecture-name; Cho mỗi thành phần khai báo sử dụng cần có một kiến trúc hay một thực thể phù hợp cho các thành phần đó. Câu lệnh PORT MAP là câu lệnh đồng thời. Ví dụ : ARCHITECTURE Siren_Structural OF Siren IS COMPONENT myOR PORT ( in1, in2: IN STD_LOGIC; out1: OUT STD_LOGIC); END COMPONENT; SIGNAL term1: STD_LOGIC; BEGIN U0: myOR PORT MAP (D, V, term1); S <= term1 AND M; END Siren_Structural; 1.5 Generic : GENERIC cho phép thông tin đi qua ENTITY, ví dụ kích thước của Vector trong danh sách PORT sẽ không được biết cho đến khi thời gian chính xác. GENERIC của một ENTITY được thể hiện khi dùng từ khóa GENERIC trước danh sách PORT khai báo trong ENTITY. Một bộ nhận dạng được khai báo như GENERIC là một hằng và chỉ có thể được đọc. Bộ nhân dạng sau đó có thể được dùng trong khai báo ENTITY và những kiến trúc phù hợp của nó ở mọi nơi hằng số được đòi hỏi. 1.5.1 Cú pháp trong khai báo ENTITY : ENTITY entity-name IS GENERIC (identifier: type); -- with no default value Thiết kế các ứng dụng trên Kit FPGA Spartan III 8
• 17. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL … or ENTITY entity-name IS GENERIC (identifier: type := constant); -- with a default value given by the constant … Ví dụ ENTITY Adder IS -- declares the generic identifier n having a default value 4 GENERIC (n: INTEGER := 4); PORT ( -- the vector size is 3 downto 0 since n is 4 A, B: IN STD_LOGIC_VECTOR(n-1 DOWNTO 0); Cout: OUT STD_LOGIC; SUM: OUT STD_LOGIC_VECTOR(n-1 DOWNTO 0)); S: OUT STD_LOGIC); END Siren; Giá trị cho một GENERIC hằng cũng có thể được đề cập trong một câu lệnh khai báo Component hoặc một câu lệnh thuyết minh Component. 1.5.2 Cú pháp trong khai báo component : COMPONENT component-name GENERIC (identifier: type := constant); -- with an optional value given by the constant PORT (list-of-port-names-and-types); END COMPONENT; 1.5.3 Cú pháp trong thuyết minh component : label: component-name GENERIC MAP (constant) PORT MAP (association-list); Ví dụ: ARCHITECTURE ... COMPONENT mux2 IS -- declares the generic identifier n having a default value 4 GENERIC (n: INTEGER := 4); Thiết kế các ứng dụng trên Kit FPGA Spartan III 9
• 18. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL PORT (S: IN STD_LOGIC; -- select line D1, D0: IN STD_LOGIC_VECTOR(n-1 DOWNTO 0);-- data bus input Y: OUT STD_LOGIC_VECTOR(n-1 DOWNTO 0)); -- data bus output END COMPONENT; ... BEGIN U0: mux2 GENERIC MAP (8) PORT MAP (mux_select, A, B, mux_out); ... 1.6 Package (gói) : Một package cung cấp cơ chế để nhóm lại với nhau và chia sẽ khai báo mà được dùng cho một vài ENTITY. Chính một gói đó bao hàm cả một sự khai báo, tùy chọn, một thân chính. Khai báo gói và thân chính được lưu trữ cùng nhau trong một file riêng biệt từ phần còn lại của những đơn vị thiết kế. Tên file đưa cho file này cần giống tên package. Để hoàn thành thiết kế kết hợp chính xác nên dùng MAX+PLUS II. Trước tiên bạn cần kết hợp Package như một đơn vị riêng biệt. Sau đó bạn có thể kết hợp đơn vị mà dùng Package đó. Khai báo Package và Body: Khai báo PACKAGE chứa các khai báo có thể chia sẻ giữa các đơn vị ENTITY. Nó cung cấp giao diện mà các linh kiện có thể thấy trong đơn vị ENTITY khác. Tùy chọn PACKAGE BODY chứa đựng sự thực thi của các chức năng và các thủ tục được khai báo trong PACKAGE. 1.6.1 Cú pháp khai báo PACKAGE: PACKAGE package-name IS type-declarations; subtype-declarations; signal-declarations; variable-declarations; constant-declarations; component-declarations; function-declarations; procedure-declarations; END package-name; Thiết kế các ứng dụng trên Kit FPGA Spartan III 10
• 19. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL 1.6.2 Cú pháp khai báo thân chính Package: PACKAGE BODY package-name IS function-definitions; -- for functions declared in the package declaration procedure-definitions; -- for procedures declared in the package declaration END package-name; Ví dụ LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; PACKAGE my_package IS SUBTYPE bit4 IS STD_LOGIC_VECTOR(3 DOWNTO 0); FUNCTION Shiftright (input: IN bit4) RETURN bit4; -- declare a function SIGNAL mysignal: bit4; -- a global signal END my_package; PACKAGE BODY my_package IS -- implementation of the Shiftright function FUNCTION Shiftright (input: IN bit4) RETURN bit4 IS BEGIN RETURN '0' & input(3 DOWNTO 1); END shiftright; END my_package; Để sử dụng PACKAGE, bạn chỉ đơn giản dùng một LIBRARY và câu lệnh USE cho Package đó.Trước khi kết hợp Mođun dùng Package, trước tiên bạn cần kết hợp chính Package như một ENTITY cấp cao. Cú pháp : LIBRARY WORK; USE WORK.package-name.ALL; Ví dụ : LIBRARY WORK; USE WORK.my_package.ALL; ENTITY test_package IS PORT ( x: IN bit4; z: OUT bit4); END test_package; Thiết kế các ứng dụng trên Kit FPGA Spartan III 11
• 20. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL ARCHITECTURE Behavioral OF test_package IS BEGIN mysignal <= x; z <= Shiftright(mysignal); END Behavioral; 1.7 Những câu lệnh đồng thời theo cấu trúc Dataflow : Phát biểu Concurrent sử dụng cho mô hình Dataflow đựơc thi hành một cách đồng thời. Do đó thứ tự các phát biểu này không có ảnh hưởng ở kết quả ngõ ra. 1.7.1 Gán các tín hiệu đồng thời : Gán một gía trị hoặc kết quả của ước lượng một biểu thức cho tín hiệu. Phát biểu này được thực thi khi nào tín hiệu trong biểu thức đó thay đổi giá trị. Tuy nhiên việc gán thực sự giá trị cho tín hiệu diễn ra sau thời gian trễ nào đó và không tức thời như những phép gán biến. Biểu thức có thể là các biểu thức logic hoặc số học. Cú pháp : signal <= expression; Ví dụ : y <= '1'; z <= y AND (NOT x); Một vector mà tất cả bit có cùng giá trị có thể dùng từ khóa OTHERS như dưới đây: SIGNAL x: STD_LOGIC_VECTOR(7 DOWNTO 0); x <= (OTHERS => '0'); -- 8-bit vector of 0, same as "00000000" 1.7.2 Gán tín hiệu có điều kiện : Chọn một hoặc vài giá trị khác nhau để gán cho tín hiệu dựa trên điều kiện khác nhau. Câu lệnh sẽ thực thi khi 1 số giá trị hay điều kiện thay đổi trong tín hiệu Cú pháp : signal <= value1 WHEN condition ELSE value2 WHEN condition ELSE value3; Ví dụ : z <= in0 WHEN sel = "00" ELSE in1 WHEN sel = "01" ELSE in2 WHEN sel = "10" ELSE in3; Thiết kế các ứng dụng trên Kit FPGA Spartan III 12
• 21. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL 1.7.3 Gán tín hiệu được chọn lựa : Chọn một hoặc vài giá trị khác nhau để gán cho tín hiệu dựa trên giá trị của biểu thức được chọn. Tất cả các trường hợp có thể có của biểu thức cần được đưa .Từ khóa OTHERS có thể dùng để chỉ rõ những trường hợp còn lại. Câu lệnh sẽ thực thi khi tín hiệu trong biểu thức hoặc một giá trị thay đổi. Cú pháp : WITH expression SELECT signal <= value1 WHEN choice1, value2 WHEN choice2 | choice3, … value4 WHEN OTHERS; Trong cú pháp ở trên nếu biểu thức bằng trường hợp 1 thì value1 được gán cho signal. Vì thế nếu biểu thức bằng trường hợp 2 hoặc trường hợp 3 thì value2 được gán cho tín hiệu. Nếu biểu thức không có trong các trường hợp trên thì value4 trong tùy chọn WHEN OTHERS được gán cho tín hiệu. Ví dụ : WITH sel SELECT z <= in0 WHEN "00", in1 WHEN "01", in2 WHEN "10", in3 WHEN OTHERS; 1.7.4 Ví dụ cho kiểu dataflow : -- outputsa1ifthe 4-bit input is a prime number, 0 otherwise LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY Prime IS PORT ( number: IN STD_LOGIC_VECTOR(3 DOWNTO 0); yes: OUT STD_LOGIC); END Prime; ARCHITECTURE Prime_Dataflow OF Prime IS BEGIN WITH number SELECT Thiết kế các ứng dụng trên Kit FPGA Spartan III 13
• 22. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL yes <= '1' WHEN "0001" | "0010", '1' WHEN "0011" | "0101" | "0111" | "1011" | "1101", '0' WHEN OTHERS; END Prime_Dataflow; 1.8 Những câu lệnh tuần tự theo cấu trúc Behavioral : Mô hình behavioral cho phép những phát biểu thực thi liên tục giống như một chương trình máy tính thông thường. Phát biểu Sequential statements gồm nhiều chuẩn xây dựng như: gán biến, if – then – else, các vòng lặp. 1.8.1 Process : Khối PROCESS chứa những phát biểu được thực thi tuần tự. Tuy nhiên chinh phát biểu PROCESS là một concurrent statements (phát biểu đồng thời). Khối nhiều PROCESS trong 1 kiến trúc sẽ thực thi một cách đồng thời . Các khối xử lý này kết hợp với nhau thành concurrent statements khác. Cú pháp : process-name: PROCESS (sensitivity-list) variable-declarations; BEGIN sequential-statements; END PROCESS process-name; Danh sách tín hiệu nhạy được tách biệt bởi dấu phẩy (,) mà nó xử lý. Những từ khác, mỗi khi tín hiệu trong danh sách thay dổi giá trị , việc xử lý được thực thi tất cả phát biểu tuần tự theo danh sách. Sau khi phát biểu cuối cùng được thực thi , việc xử lý sẽ hoãn lại cho đến thời gian tiếp theo khi một tín hiệu trong danh sách thay đổi giá trị trước khi thực thi lần nữa. Ví dụ: PROCESS (D, V, M) BEGIN term_1 <= D OR V; S <= term_1 AND M; END PROCESS; 1.8.2 Những phép gán tín hiệu tuần tự : Thiết kế các ứng dụng trên Kit FPGA Spartan III 14
• 23. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL Gán giá trị cho một tín hiệu. Phát biểu này giống như bản sao của concurrent ngoại trừ nó được thực thi một cách tuần tự chỉ khi nào sự thực thi tiến đến nó. Cú pháp: signal <= expression; Ví dụ : y <= '1'; z <= y AND (NOT x); 1.8.3 Phép gán biến : Gán 1 giá trị hoặc kết quả ước lượng của 1 biểu thức đến 1 biến. Giá trị này luôn gán cho biến ngay lập tức khi mà phát biểu này thực thi. Biến này chỉ biểu thị bên trong không xử lý (PROCESS). Cú pháp: signal := expression; Ví dụ : y := '1'; yn := NOT y; 1.8.4 Wait : Khi 1 Process có danh sách nhạy, process luôn trì hoãn sau khi thực thi phát biểu trước đó. Một khả năng để sử dụng danh sách nhạy để trì hoãn Process là dùng phát biểu WAIT. Nó cần được phát biểu trước tiên trong PROCESS. Cú pháp : WAIT UNTIL condition; Ví dụ : -- suspend until a rising clock edge WAIT UNTIL clock‟EVENT AND clock = '1'; 1.8.5 If then else : Cú pháp: IF condition THEN sequential-statements1; ELSE sequential-statements2; END IF; IF condition1 THEN sequential-statements1; ELSIF condition2 THEN sequential-statements2; Thiết kế các ứng dụng trên Kit FPGA Spartan III 15
• 24. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL ELSE sequential-statements3; END IF; Ví dụ: IF count /= 10 THEN -- not equal count := count + 1; ELSE count := 0; END IF; 1.8.6 Case: Cú pháp: CASE expression IS WHEN choices => sequential-statements; WHEN choices => sequential-statements; … WHEN OTHERS => sequential-statements; END CASE; Ví dụ: CASE sel IS WHEN "00" => z <= in0; WHEN "01" => z <= in1; WHEN "10" => z <= in2; WHEN OTHERS => z <= in3; END CASE; 1.8.7 Null : Phát biểu NULL không làm gì cả. Cú pháp: NULL; 1.8.8 For : Cú pháp : FOR identifier IN start [TO | DOWNTO] stop LOOP sequential-statements; END LOOP; Thiết kế các ứng dụng trên Kit FPGA Spartan III 16
• 25. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL Phát biểu LOOP cần giới hạn tĩnh cục bộ. Việc nhận biết được thực hiện ngầm vì thế không khai báo rõ biến là sự cần thiết. Ví dụ : sum := 0; FOR count IN 1 TO 10 LOOP sum := sum + count; END LOOP; 1.8.9 While : Cú pháp: WHILE condition LOOP sequential-statements; END LOOP; 1.8.10 Loop : Cú pháp: LOOP sequential-statements; EXIT WHEN condition; END LOOP; 1.8.11 Exit : Phát biểu EXIT chỉ dùng bên trong vòng lặp. Nó thực hiện hành động nhảy ra khỏi vòng lặp cuối và thường dùng kết hợp với phát biểu LOOP. Cú pháp: EXIT WHEN condition; 1.8.12 Next : Phát biểu NEXT chỉ có thể được dùng bên trong vòng lặp . Nó thực hiện bỏ qua phần cuối của các vòng lặp và bắt vòng lặp tiếp theo. Nó thường dùng kết hợp với phát biểu FOR. Cú pháp : NEXT WHEN condition; Ví dụ : sum := 0; FOR count IN 1 TO 10 LOOP NEXT WHEN count = 3; sum := sum + count; END LOOP; 1.8.13 Function (hàm) : Cú pháp khai báo FUNCTION Thiết kế các ứng dụng trên Kit FPGA Spartan III 17
• 26. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL FUNCTION function-name (parameter-list) RETURN return-type; Cú pháp định nghĩa FUNCTION FUNCTION function-name (parameter-list) RETURN return-type IS BEGIN sequential-statements; END function-name; Cú pháp gọi FUNCTION function-name (actuals); Thông số trong danh sách thông số chỉ có thể hoặc là tín hiệu hoặc là biến của ngõ IN. Ví dụ: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY test_function IS PORT ( x: IN STD_LOGIC_VECTOR(3 DOWNTO 0); z: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END test_function; ARCHITECTURE Behavioral OF test_function IS SUBTYPE bit4 IS STD_LOGIC_VECTOR(3 DOWNTO 0); FUNCTION Shiftright (input: IN bit4) RETURN bit4 IS BEGIN RETURN '0' & input(3 DOWNTO 1); END shiftright; SIGNAL mysignal: bit4; BEGIN PROCESS BEGIN mysignal <= x; z <= Shiftright(mysignal); END PROCESS; Thiết kế các ứng dụng trên Kit FPGA Spartan III 18
• 27. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL END Behavioral; 1.8.14 Procedure (thủ tục) : Cú pháp khai báo PRODUCE PROCEDURE procedure -name (parameter-list); Cú pháp định nghĩa PRODUCE PROCEDURE procedure-name (parameter-list) IS BEGIN sequential-statements; END procedure-name; Cú pháp gọi PRODUCE procedure -name (actuals); Thông số trong danh sách thông số là các biến của ngõ IN ,OUT hay INOUT. Ví dụ: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY test_procedure IS PORT ( x: IN STD_LOGIC_VECTOR(3 DOWNTO 0); z: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END test_procedure; ARCHITECTURE Behavioral OF test_procedure IS SUBTYPE bit4 IS STD_LOGIC_VECTOR(3 DOWNTO 0); PROCEDURE Shiftright (input: IN bit4; output: OUT bit4) IS BEGIN output := '0' & input(3 DOWNTO 1); END shiftright; BEGIN PROCESS VARIABLE mysignal: bit4; BEGIN Thiết kế các ứng dụng trên Kit FPGA Spartan III 19
• 28. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL Shiftright(x, mysignal); z <= mysignal; END PROCESS; END Behavioral; 1.8.15 Ví dụ về kiểu Behavioral : LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY bcd IS PORT ( I: IN STD_LOGIC_VECTOR(3 DOWNTO 0); Segs: OUT STD_LOGIC_VECTOR(1 TO 7)); END bcd; ARCHITECTURE Behavioral OF bcd IS BEGIN PROCESS(I) BEGIN CASE I IS WHEN "0000" => Segs <= "1111110"; WHEN "0001" => Segs <= "0110000"; WHEN "0010" => Segs <= "1101101"; WHEN "0011" => Segs <= "1111001"; WHEN "0100" => Segs <= "0110011"; WHEN "0101" => Segs <= "1011011"; WHEN "0110" => Segs <= "1011111"; WHEN "0111" => Segs <= "1110000"; WHEN "1000" => Segs <= "1111111"; WHEN "1001" => Segs <= "1110011"; WHEN OTHERS => Segs <= "0000000"; END CASE; END PROCESS; Thiết kế các ứng dụng trên Kit FPGA Spartan III 20
• 29. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL END Behavioral; 1.9 Các câu lệnh kiểu Structural : Mô hình cấu trúc cho phép kết nối bằng tay một vài linh kiện với nhau sử dụng tín hiệu . Tất cả các linh kiện được sử dụng cần định nghĩa trước với phần ENTITY và ARCHITECTURE của chúng trong cùng 1 file hoặc các file riêng. Trong môđun cao nhất, mỗi linh kiện sử dụng trong bảng kết nối được khai báo trước tiên dùng phát biểu COMPONENT. Sau đó những khai báo COMPONENT đó được áp dụng với linh kiện thật sự trong mạch bằng cách dùng phát biểu PORT MAP. Sau đó những tín hiệu được dùng kết nối các linh kiện với nhau theo bảng kết nối. 1.9.1 Khai báo Component : Khai báo tên và giao diện của linh kiện được dùng trong mô tả mạch .Việc khai báo cho mỗi linh kiện phải được dùng phù hợp vói ENTITY và ARCHITECTURE của linh kiện đó. Khai báo tên và giao diện phải phù hợp, chính xác tên và giao diện được chỉ rõ trong phần ENTITY của linh kiện đó. Cú pháp COMPONENT component-name IS PORT (list-of-port-names-and-types); END COMPONENT; or COMPONENT component-name IS GENERIC (identifier: type := constant); PORT (list-of-port-names-and-types); END COMPONENT; Ví dụ : COMPONENT half_adder IS PORT ( xi, yi, cin: IN STD_LOGIC; cout, si: OUT STD_LOGIC); END COMPONENT; 1.9.2 Port map : Thiết kế các ứng dụng trên Kit FPGA Spartan III 21
• 30. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL Phát biểu PORT MAP thuyết minh khai báo 1 linh kiện với linh kiện thật trong mạch bằng cách chỉ rõ kết nối như thế nào để các ứng dụng của linh kiện này được hình thành. Cú pháp : label: component-name PORT MAP (association-list); hoặc label: component-name GENERIC MAP (constant) PORT MAP (association-list); Danh sách kết hợp có thể chỉ rõ dùng phương pháp hoặc positional hoặc named. Ví dụ : kết hợp theo vị trí (positional association): SIGNAL x0, x1, y0, y1, c0, c1, c2, s0, s1: STD_LOGIC; U1: half_adder PORT MAP (x0, y0, c0, c1, s0); U2: half_adder PORT MAP (x1, y1, c1, c2, s1); Ví dụ : kết hợp theo tên (named association): SIGNAL x0, x1, y0, y1, c0, c1, c2, s0, s1: STD_LOGIC; U1: half_adder PORT MAP (cout=>c1, si=>s0, cin=>c0, xi=>x0, yi=>y0); U2: half_adder PORT MAP (cin=>c1, xi=>x1, yi=>y1, cout=>c2, si=>s1); 1.9.3 Open : Từ khóa OPEN dùng trong danh sách kết hợp của PORT MAP để chú ý rằng port ra riêng biệt không được kết nối hoặc sử dụng. Nó không dùng cho 1 port ngõ vào. Ví dụ : U1: half_adder PORT MAP (x0, y0, c0, OPEN, s0); 1.9.4 Generate : Phát biểu GENERATE làm việc như đoạn mã mở rộng. Nó cung cấp cách đơn giản để sao chép những linh kiện giống nhau. Cú pháp : label: FOR identifier IN start [TO | DOWNTO] stop GENERATE port-map-statements; END GENERATE label; Ví dụ: -- using a FOR-GENERATE statement to generate four instances of the full adder -- component for a 4-bit adder LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; Thiết kế các ứng dụng trên Kit FPGA Spartan III 22
• 31. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL ENTITY Adder4 IS PORT ( Cin: IN STD_LOGIC; A, B: IN STD_LOGIC_VECTOR(3 DOWNTO 0); Cout: OUT STD_LOGIC; SUM: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END Adder4; ARCHITECTURE Structural OF Adder4 IS COMPONENT FA PORT ( ci, xi, yi: IN STD_LOGIC; co, si: OUT STD_LOGIC); END COMPONENT; SIGNAL Carryv: STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN Carryv(0) <= Cin; Adder: FOR k IN 3 DOWNTO 0 GENERATE FullAdder: FA PORT MAP (Carryv(k), A(k), B(k), Carryv(k+1), SUM(k)); END GENERATE Adder; Cout <= Carryv(4); END Structural; 1.9.5 Ví dụ về cách viết đoạn mã theo kiểu Structure: Ví dụ này dựa trên mạch sau : -- declare and define the 2-input OR gate LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY myOR IS PORT ( in1, in2: IN STD_LOGIC; out1: OUT STD_LOGIC); Thiết kế các ứng dụng trên Kit FPGA Spartan III 23
• 32. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL END myOR; ARCHITECTURE OR_Dataflow OF myOR IS BEGIN out1 <= in1 OR in2; -- performs the OR operation END OR_Dataflow; -- declare and define the 2-input AND gate LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY myAND IS PORT ( in1, in2: IN STD_LOGIC; out1: OUT STD_LOGIC); END myOR; ARCHITECTURE OR_Dataflow OF myAND IS BEGIN out1 <= in1 AND in2; -- performs the AND operation END OR_Dataflow; -- topmost module for the siren LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY Siren IS PORT ( M: IN STD_LOGIC; D: IN STD_LOGIC; V: IN STD_LOGIC; S: OUT STD_LOGIC); END Siren; ARCHITECTURE Siren_Structural OF Siren IS -- declaration of the needed OR gate COMPONENT myOR PORT ( in1, in2: IN STD_LOGIC; Thiết kế các ứng dụng trên Kit FPGA Spartan III 24
• 33. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL out1: OUT STD_LOGIC); END COMPONENT; -- declaration of the needed AND gate COMPONENT myAND PORT ( in1, in2: IN STD_LOGIC; out1: OUT STD_LOGIC); END COMPONENT; -- signal for connecting the output of the OR gate -- with the input to the AND gate SIGNAL term1: STD_LOGIC; BEGIN U0: myOR PORT MAP (D, V, term1); U1: myAND PORT MAP (term1, M, S); END Siren_Structural; 1.10 Các thủ tục chuyển đổi : 1.10.1 Conv_integer ( ) : Chuyển loại std_logic_vector thành Integer Yêu cầu: LIBRARY IEEE; USE IEEE.STD_LOGIC_UNSIGNED.ALL; Cú pháp : CONV_INTEGER(std_logic_vector) Ví dụ : LIBRARY IEEE; USE IEEE.STD_LOGIC_UNSIGNED.ALL; SIGNAL four_bit: STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL n: INTEGER; n := CONV_INTEGER(four_bit); 1.10.2 Conv_Std_Logic_Vector (,): Chuyển loại Integer thành std_logic_vector Yêu cầu : LIBRARY IEEE; Thiết kế các ứng dụng trên Kit FPGA Spartan III 25
• 34. Chương 1 : Giới thiệu tập lênh trong ngôn ngữ VHDL USE IEEE.STD_LOGIC_ARITH.ALL; Cú pháp : CONV_STD_LOGIC_VECTOR (integer, number_of_bits) Ví dụ : LIBRARY IEEE; USE IEEE.STD_LOGIC_ARITH.ALL; SIGNAL four_bit: STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL n: INTEGER; four_bit := CONV_STD_LOGIC_VECTOR(n, 4); Thiết kế các ứng dụng trên Kit FPGA Spartan III 26
• 35. Chương 2 : Dùng ngôn ngữ VHDL mô tả các mạch số cơ bản CHƢƠNG 2 : DÙNG NGÔN NGỮ VHDL MÔ TẢ CÁC MẠCH SỐ CƠ BẢN 2.1 Ngôn ngữ VHDL mô tả các cổng logic cơ bản: Một mạch số được mô tả bởi một phương trình Boolean đều có thể dễ dàng chuyển sang ngôn ngữ VHDL bằng cách sử dụng kiểu viết „dòng dữ liệu‟ (dataflow). Ở cấp độ dòng dữ liệu, một mạch có thể được thiết lập từ các cổng AND, OR hay NOT khi mô tả các cổng này bằng ngôn ngữ VHDL ta sẽ dùng các câu lệnh đồng thời. 2.1.1 Đoạn mã VHDL mô tả cổng NAND 2 ngõ vào: Dưới đây là đoạn mã VHDL viết cho cổng NAND 2 ngõ vào. Đây cũng là một đoạn mã mẫu minh họa cho cách viết ngôn ngữ VHDL. Dòng đầu tiên trong đoạn mã VHDL bắt đầu bằng hai dấu „- -„ là dòng chú thích cho đoạn mã. Hai dòng lệnh LIBRARY và USE được dùng để chỉ rõ thư viện IEEE được sử dụng trong đoạn mã. Thư viện này chứa tất cả các phần tử logic cần thiết cho đoạn mã phía dưới. Hai dòng lệnh này tương đương với dòng lệnh „#include‟ trong lập trình C++. Mỗi một thành phần trong ngôn ngữ VHDL từ phần tử cổng NAND đơn giản cho đến bộ vi xử lý phức tạp thì đều bao gồm hai bộ phân: phần thực thể và phần thân cấu trúc. Phần thực thể tương tự như khai báo hàm trong C++. Nó khai báo tất cả các tín hiệu ngõ vào và ngõ ra trong mạch. Mỗi một thực thể phải được đặt tên, ví dụ trong đoạn mã bên dưới là NAND2gate. Thực thể chứa một danh sách PORT, nó sẽ quy định số lượng ngõ vào và ra của cổng NAND. Ví dụ trong đọan mã x, y là những tín hiệu ngõ vào ở dạng STD_LOGIC và f là tín hiệu ngõ ra cũng ở dạng STD_LOGIC. Dạng STD_LOGIC cũng giống như dạng loại BIT, ngoại trừ nó chứa thêm những giá trị khác ngoài hai giá trị 0 và 1. Phần thân cấu trúc nó chứa đọan mã mô tả hoạt động của NAND 2 ngõ vào. Mỗi một thân cấu trúc cũng cần phải được đặt tên. Ví dụ trong đọan mã phần thân cấu trúc có tên là Dataflow. Trong phần thân cấu trúc có thể có một hay nhiều câu lệnh đồng thời. Không giống như trong C++ nơi mà các dòng lệnh được thực thi một cách tuần tự, những dòng lệnh trong thân cấu trúc được thực thi một cách song song. Dấu „<=‟ được dùng để gán cho một tín hiệu. Vế phải của dấu „<=‟ là biểu diễn phép toán logic giữa các biến số ngõ vào x và y, kết quả sẽ được gán cho ngõ ra f nằm ở bên trái của dấu „<=‟. Đoạn mã mô tả cổng NAND bằng ngôn ngữ VHDL được viết như sau. Thiết kế các ứng dụng trên Kit FPGA Spartan III 27
• 36. Chương 2 : Dùng ngôn ngữ VHDL mô tả các mạch số cơ bản Hình 2. 1 : Đoạn mã VHDL cho cổng NAND 2 ngõ vào. 2.1.2 Ngôn ngữ VHDL mô tả cổng NOR 3 ngõ vào: Dưới đây là đoạn mã VHDL cho cổng NOR 3 ngõ vào. Có 3 tín hiệu ngõ vào là x, y, z và một tín hiệu ngõ ra được khai báo trong phần thực thể. Trong ví dụ này có khai báo thêm hai tín hiệu nội: xory và xoryorz, cả hai tín hiệu này đều thuộc loại STD_LOGIC. Từ khóa SIGNAL trong phần thân cấu trúc được dùng để khai báo hai tín hiệu nội này. Các tín hiệu nội này được sử dụng như những nốt tín hiệu trung gian trong mạch. Tất cả các câu lệnh gán tín hiệu được thực thi một cách đồng thời. Điều vừa nêu được minh họa rõ nét trong hình 2.2b. Hình 2.2c là quá trình mô phỏng theo thời gian cho hoạt động của mạch hình 2.2b. Trong giãn đồ xung này, chúng ta thấy ngõ ra f chỉ bằng 1 khi và chỉ khi tất cả các ngõ vào của nó đều phải có giá trị 0. Do đó f chỉ bằng 1 tại hai khoảng thời gian từ 0-100ns và từ 800- 900ns, còn trong những khoảng thời gian khác f đều nhân giá trị 0. Thiết kế các ứng dụng trên Kit FPGA Spartan III 28
• 37. Chương 2 : Dùng ngôn ngữ VHDL mô tả các mạch số cơ bản Hình 2. 2 : Cổng NOR 3 ngõ vào (a) đoạn mã VHDL; (b) sơ đồ mạch; (c) thời gian mô phỏng. 2.1.3 Dùng ngôn ngữ VHDL mô tả một hệ thống báo động cho xe hơi: Trong một hệ thống báo động cho xe hơi, chúng ta thường kết nối hệ thống này với một cái còi báo động, để khi có một tác động từ bên ngoài nào vào hệ thống thì chuông sẽ vang lên. Theo ý tưởng này, chúng ta phải có: một công tắc điều khiển đóng ngắt chính cho hệ thống được đặt tên là M; một công tắc đại diện cho việc đóng mở cửa xe được đặt tên là D; một bộ phát hiện dao động được đặt tên là V. Chúng ta sẽ quy định mức logic cho từng ký hiệu này như sau: cửa xe mở khi D=1, trường hợp khác thì D=0; tương tự như thế, khi xe bị rung động thì V=1, trường hợp khác V=0; chúng ta muốn còi S reo lên thì S=1. Như vậy có ba trường hợp làm cho chuông báo hiệu reo lên là D=1 hoặc V=1 hoặc cả hai D=V=1, trong ba trường hợp trên công tắc điều khiển chính của hệ thống sẽ đóng lại làm chuông báo động vang lên tức là M=1. Tuy nhiên, vấn đề đặt ra ở đây là khi người chủ xe mở cửa xe ra vào bên trong lái xe thì họ không muốn còi báo động vang lên. Do đó lúc này công tắc điều khiển chính M=0 tương ứng với toàn bộ hệ thống báo động sẽ ngừng hoạt động bất kể D và V đang là 0 hay 1. Dựa trên những phân tích trên ta lập bảng chân trị cho hàm S gồm 3 biến M, D,V như sau: Từ bảng chân trị ta có thể viết được phương trình Boolean cho ngõ ra S như sau: Thiết kế các ứng dụng trên Kit FPGA Spartan III 29
• 38. Chương 2 : Dùng ngôn ngữ VHDL mô tả các mạch số cơ bản Từ phương trình trên ta sẽ thiết lập được sơ đồ mạch cho cả hệ thống báo động này như sau: Ngoài ra ta có thể rút gọn biểu thức S bằng cách sử dụng các tiên đề và các định lý cơ bản trong đại số Boolean: Từ biểu thức S rút gọn ta sẽ thiết lập được mạch báo động đơn giản hơn, sử dụng ít cổng logic hơn nhưng yêu cầu chống trộm vẫn đảm bảo. Giãn đồ xung đóng ngắt chuông được mô tả rõ nét thông qua hình 2.3 Hình 2. 3 : Giãn đồ xung của hệ thống báo động trong xe hơi: (a) Dạng xung trên lý thuyết; (b) Dạng xung trên thực tế. Thiết kế các ứng dụng trên Kit FPGA Spartan III 30
• 39. Chương 2 : Dùng ngôn ngữ VHDL mô tả các mạch số cơ bản Ta nhận thấy có xuất hiện thời gian trễ khi ngắt và mở chuông. Điều này hoàn toàn phù hợp với thực tế khi thi công mạch. Ta sẽ viết chương trình VHDL cho biểu thức logic của mạch báo động trong xe hơi: Đoạn mã này được viết ở cấp độ Dataflow không phải vì ta nhìn vào tên thân cấu trúc của nó là Dataflow để xác định. Mà vì mã hóa ở cấp độ Dataflow sẽ dùng các phương trình logic để mô tả mạch. Trong đoạn mã dưới đây ta sẽ dùng cách này để mô tả sự hoạt động của các cổng AND, OR, NOT bằng những câu lệnh gán tín hiệu đồng thời. Hình 2. 4 : Mạch báo động trong xe hơi (a) đoạn mã VHDL được viết dưới dạng dataflow; (b) mô phỏng giãn đồ xung. 2.2 Bộ giải mã LED 7 đoạn: 2.2.1 Xây dựng cấu trúc bộ giải mã LED 7 đoạn: Bây giờ chúng ta sẽ tổng hợp mạch cho một bộ giải mã 7 đoạn lái cho một bộ hiển thị LED 7 đoạn. Bộ giải mã 7 đoạn chuyển đổi một ngõ vào 4 bit thành 7 ngõ ra cho việc điều khiển Thiết kế các ứng dụng trên Kit FPGA Spartan III 31
• 40. Chương 2 : Dùng ngôn ngữ VHDL mô tả các mạch số cơ bản 7 đèn trong bộ hiển thị LED 7 đoạn. 4 bit ngõ vào này mã hóa cho một trạng thái nhị phân tương ứng của một số thập phân. Cho một số thập phân ở ngõ vào, 7 đường tín hiệu ngõ ra được bật lên theo một trật tự đã định trước của bộ hiển thị LED để tượng trưng cho một số thập phân. Dưới đây là sơ đồ của bộ hiển thị LED 7 đoạn với các tên của từng đoạn được gán như sau: Sự hoạt động của bộ giải mã 7 đoạn được giới thiệu trong bảng chân trị hình 2.5. 4 ngõ vào được giải mã là I 3 , I 2 , I 1 , I 0 , và 7 ngõ ra mà mỗi ngõ ra thì được dán nhãn là seg a, seg b,…, seg g. Mỗi một cách kết nối ở ngõ vào thì tượng trưng cho một số thập phân hiển thị trong LED 7 đoạn và chúng được biểu diễn trong cột Display. Mỗi một đoạn thì sáng lên khi nó ở trang thái 1 và tắt đi khi nó nhận giá trị 0. Ví dụ trường hợp 4 bit ngõ vào là 0000 thì LED sẽ chỉ hiển thị lên 6 đoạn a, b, c, d, e và f tương đương với các đoạn này sẽ nhận giá trị 1 và chỉ duy nhất một đoạn g không hiển thị vì nó nhân giá trị 0. Trong bảng dưới đây ta chú ý rằng các giá trị ngõ vào từ 1010 đến 1111 thì không được biểu thị, và ta cũng không cần quan tâm đến những giá trị của các đoạn LED hiển thị cho các giá trị đó. Hình 2. 5 : Bảng chân trị của bộ giải mã 7 đoạn. Từ bảng chân trị ta có thể viết được biểu thức logic cho đoạn seg a một cách dễ dàng dựa vào những giá trị 1 trong cột seg a. Thiết kế các ứng dụng trên Kit FPGA Spartan III 32
• 41. Chương 2 : Dùng ngôn ngữ VHDL mô tả các mạch số cơ bản Muốn thu gọn biểu thức logic a để thuận tiện trong việc mô tả mạch sau này ta phải sử dụng phương pháp bìa Karnaugh đã được giới thiệu ở phần trên. Trạng thái nào của seg a không có trong bảng chân trị hình 2.5 thì ta có thể mặc định bằng 0 hoặc bằng 1 sao cho thuận lợi trong việc tối giản biểu thức. Từ bìa Karnaugh kết hợp với các phép biến đổi đơn giản trong đại số Boolean ta có thể viết gọn lại biểu thức a như sau: Việc lập biểu thức Boolean cho các đoạn b, c, d, e, f, g được thực hiện tương tự như cho a. Cuối cùng ta sẽ có các kết quả sau: Từ 7 biểu thức a, b, c, d, e, f, g ta sẽ vẽ được sơ đồ mạch giải mã LED 7 đoạn như sau: Thiết kế các ứng dụng trên Kit FPGA Spartan III 33
• 42. Chương 2 : Dùng ngôn ngữ VHDL mô tả các mạch số cơ bản Hình 2. 6 : Mạch giải mã LED 7 đoạn. 2.2.2 Ngôn ngữ VHDL mô tả mạch giải mã LED 7 đoạn: Việc dùng ngôn ngữ VHDL để mô tả cho một mạch kết nối hay mạch tuần tự có thể được thực hiện bằng một trong ba cấp độ sau: structural, dataflow và behavioral. Ở cấp độ structural, là cấp độ thấp nhất, trước tiên bạn phải tự thiết kế mạch. Phải vẽ mạch, bạn dùng VHDL để biểu diễn các thành phần và các cổng logic cần thiết cho mạch. Bạn phải dùng ngôn ngữ VHDL mô tả sơ đồ mạch biểu diễn một cách chính xác các cổng logic này được kết nối với nhau như thế nào. Ở cấp độ dataflow, bạn dùng các hàm logic đã được xây dựng sẵn trong VHDL để gán cho các câu lệnh trong việc kết nối tín hiệu. Việc mô tả một mạch số, trước tiên bạn lại phải tự thiết kế mạch. Các phương trình Boolean dùng để mô tả mạch thì có thể được dễ dàng chuyển đổi thành các câu gán lệnh trong ngôn ngữ VHDL bằng các từ khóa logic đã có sẵn. Tất cả các câu lệnh được viết trong hai cấy trúc Structural và dataflow đều được thực thi một cách đồng thời. Điều này thì trái ngược với những câu lệnh trong ngôn ngữ máy tính, nơi mà các câu lệnh này được thực thi một cách tuần tự. Mô tả mạch ở cấp độ Behavioral Thiết kế các ứng dụng trên Kit FPGA Spartan III 34
• 43. Chương 2 : Dùng ngôn ngữ VHDL mô tả các mạch số cơ bản thì là giống nhất với ngôn ngữ của máy tính. Bạn phải có tất cả các tiêu chuẩn của một chương trình ngôn ngữ cấp cao như FOR LOOP, WHILE LOOP, IF THEN ELSE, CASE và các sự gán biến. Những câu lệnh này được tập trung xử lý trong khối PROCESS và được thực thi một cách tuần tự. 2.2.3 Cấu trúc structural biểu diễn giải mã số thập phân ra Led 7 đoạn: Thiết kế các ứng dụng trên Kit FPGA Spartan III 35
• 44. Chương 2 : Dùng ngôn ngữ VHDL mô tả các mạch số cơ bản Thiết kế các ứng dụng trên Kit FPGA Spartan III 36
• 45. Chương 2 : Dùng ngôn ngữ VHDL mô tả các mạch số cơ bản 2.2.4 Cấu trúc dataflow biểu diễn giải mã số thập phân ra Led 7 đoạn: Dưới đây là đoạn mã VHDL cho bộ giải mã BCD ra LED 7 đoạn được viết ở cấp độ dataflow. Trong phần cấu trúc này thì việc gán 7 câu lệnh đồng thời cho 7 tín hiệu được sử dụng. Biểu thức logic a được chuyển đổi thành ngôn ngữ VHDL như sau: Thiết kế các ứng dụng trên Kit FPGA Spartan III 37
• 46. Chương 2 : Dùng ngôn ngữ VHDL mô tả các mạch số cơ bản 2.2.5 Cấu trúc behavioral biểu diễn giải mã số thập phân ra Led 7 đoạn: Dưới đây là đoạn mã VHDL cho bộ giải mã BCD ra LED 7 đoạn được viết ở cấp độ behavioral. Trong phần cấu trúc này, một khối Process được sử dụng. Tất cả các câu lệnh trong khối Process được thực thi một cách tuần tự. Nếu trong cùng một cấu trúc mà có nhiều khối Process thì mỗi một khối Process sẽ được thực thi một cách đồng thời. Các từ trong dấu “( )” của khối Process để chỉ các biến đang xét trong khối process, nếu một trong các biến này thay đổi giá trị thì các dòng lệnh trong khối Process mới được thực thi từ đầu cho đến cuối khối Process đó. Hình 2. 7 : Sơ đồ biểu diễn thời gian hiển thị một số trên Led 7 đoạn của một số thập phân tương ứng. 2.3 Bộ cộng: 2.3.1 Bộ cộng toàn phần (FA): Thiết kế các ứng dụng trên Kit FPGA Spartan III 38
• 47. Chương 2 : Dùng ngôn ngữ VHDL mô tả các mạch số cơ bản Để xây dựng cấu trúc cho một bộ cộng thực hiện phép toán cộng cho các số có hai giá trị nhị phân, X x n 1 ...x0 và Y y n 1 ... y 0 . Trước tiên ta cộng từng cặp bit lại với nhau x i và y i , sau đó ta cộng thêm bit nhớ c i vào kết quả này ta sẽ được kết quả cuối cùng của phép cộng hai số nhị phân. Trong đó bit nhớ c i là bit nhận giá trị 1 khi kết quả phép cộng trước đó của nó là có nhớ (1+1=0 viết 0 nhớ 1 sang cột tiếp theo). Do đó si xi yi ci và ci 1 1 nếu kết quả phép cộng si là có nhớ sang cột kế tiếp. Mạch thực hiện phép cộng theo từng cặp bit như vậy ta gọi là bộ cộng toàn phần (FA) và bảng chân trị của nó được biểu diễn trong hình 2.8(a). Biểu thức logic của si và ci 1 được chứng minh như sau: Từ hai biểu thức trên ta có thể vẽ sơ đồ mạch cho bộ cộng toàn phần được biểu diễn trong hình 2.8(b). Hình 2.8(c) biểu diễn ký hiệu logic của bộ cộng toàn phần. Hình 2. 8 : Bộ cộng toàn phần (a) bảng chân trị; (b) sơ đồ mạch; (c) ký hiệu logic. Đoạn mã VHDL cho bộ cộng toàn phần thực hiện phép cộng một cặp bit được viết theo cấu trúc Dataflow có dạng như sau: Thiết kế các ứng dụng trên Kit FPGA Spartan III 39
• 48. Chương 2 : Dùng ngôn ngữ VHDL mô tả các mạch số cơ bản 2.3.2 Bộ cộng toàn phần hai số nhị phân có nhiều hơn 1 bit: Phần trên ta đã khảo sát bộ cộng toàn phần cho một cặp bit, trong phần này ta sẽ trình bày phương pháp cộng hai số nhị phân 8 bit lại với nhau (Ripple Carry Adder). Sơ đồ mạch thực hiện việc cộng này được biểu diễn trong hình 2.9, nó bao gồm các bộ cộng toàn phần một cặp bit được mắc nối tiếp với nhau. Việc cộng được thực hiện từ cặp bit đầu tiên bên phải hay cặp bit có trọng số nhỏ nhất trong chuỗi bit nhị phân, lúc này ta phải set c 0 =0. Mạch cộng tiếp tục thực hiện từ phải qua trái, c1 =1 nếu phép cộng cặp bit x 0 và y 0 với nhau có nhớ và c1 =0 cho trường hợp cộng không có nhớ. Cứ thực hiện công tuần tự như vậy cho đến bit cout . Hình 2. 9 : Bộ cộng hai số nhị phân 8 bit. Dưới đây là đoạn mã VHDL được viết theo cấu trúc Structural cho bộ cộng hai số nhị phân 4 bit. Khi chúng ta cần lặp lại 4 lần bộ cộng toàn phần, chúng ta có thể dùng 4 lần câu lệnh PORT MAP hoặc là có thể sử dụng câu lệnh FOR-GENERATE để vận hành 4 thành phần này một cách tự động như trong đoạn mã biểu diễn dưới đây. Câu lệnh FOR k IN 3 DOWNTO 0 GENERATE quyết định lặp lại câu lệnh PORT MAP bao nhiêu lần và giá trị sử dụng cho phép đếm số lần lặp là k. Thiết kế các ứng dụng trên Kit FPGA Spartan III 40
• 49. Chương 2 : Dùng ngôn ngữ VHDL mô tả các mạch số cơ bản 2.3.3 Bộ cộng hai số nhị phân nhiều bit cho kết quả hiển thị nhanh: Bộ cộng Ripple Carry Adder thì thực hiện việc cộng chậm bởi vì trạng thái nhớ ngõ vào của một cặp bit thì phụ thuộc vào trạng thái nhớ ngõ ra của cặp bit liền trước nó. Vì thế trước khi mẫu bit thứ i có thể có hiệu lực tại ngõ ra thì nó phải chờ đợi mẫu bit thứ i-1 đạt được giá trị ổn định trước. Trong bộ cộng hai số nhị phân nhiều bit cho kết quả hiển thị nhanh (Carry-Lookahead Adder) thì mỗi một mẫu bit loại trừ sự phụ thuộc vào trạng thái nhớ ngõ ra của tín hiệu trước đó, nó sử dụng giá trị của hai bit X và Y một cách trực tiếp để suy ra các tín hiệu cần thiết. Cho mỗi một mẫu bit thứ i thì tín hiệu nhớ ngõ ra ci 1 sẽ được bật lên 1 nếu một trong hai điều kiện sau đây là đúng: Hay Hay nói một cách khác: Nếu chúng ta đặt: Và Thiết kế các ứng dụng trên Kit FPGA Spartan III 41
• 50. Chương 2 : Dùng ngôn ngữ VHDL mô tả các mạch số cơ bản Thì ta sẽ có cách viết tổng quát như sau: Từ công thức tổng quát này ta có thể suy ra các công thức cụ thể sau: Từ biểu thức trên ta có thể vẽ được sơ đồ mạch cho bộ cộng Carry-Lokkahead như sau: Hình 2. 10 : (a) Mạch vận hành tín hiệu Carry-Lookahead từ c1 đến c 4 ; (b) một mẫu bit của bộ cộng Carry-Lookahead. 2.4 Bộ trừ: 2.4.1 Bộ trừ một bit: Chúng ta có thể xây dựng mạch cho bộ trừ thực hiện việc trừ một bit tương tự như phương pháp mà chúng ta đã dùng khi xây dựng bộ cộng toàn phần. Tuy nhiên bit tổng si trong phép cộng đuợc thay thế bằng bit hiệu d i trong phép trừ, và trạng thái nhớ ngõ vào, trạng Thiết kế các ứng dụng trên Kit FPGA Spartan III 42
• 51. Chương 2 : Dùng ngôn ngữ VHDL mô tả các mạch số cơ bản thái nhớ ngõ ra tín hiệu trong bộ cộng được thay thế bằng mượn ngõ vào ( b i ) và mượn ngõ ra ( bi 1 ) tín hiệu. Do đó d i xi yi bi và bi 1 1 nếu chúng ta cần mượn trong phép trừ, những trường hợp khác bi 1 0 . Bảng chân trị cho bộ trừ 1 bit được biểu diễn trong hình 2.11(a) thông qua hai biểu thức logic của d i và bi 1 : Hình 2. 11 : Bộ trừ 1 bit (a) bảng chân trị; (b) sơ đồ mạch; (c) ký hiệu logic. 2.4.2 Sự tích hợp cả hai bộ cộng và bộ trừ trong cùng một mạch số: Chúng ta có thể xây dựng một thành phần trong đó chứa đựng hai thành phần tách biệt là bộ cộng và bộ trừ bằng cách sửa đổi lại sơ đồ của mạch cộng Ripple Carry (hay có thể là mạch Carry-Lookahead Adder). Việc sửa đổi mạch để biểu diễn cho bộ trừ được thực hiện bằng cách cộng giá trị âm của hai toán hạng. Để phủ định một giá trị nhị phân như trong phần trước đã giới thiệu, chúng ta sẽ chuyển đổi tất cả các bit trong chuỗi bit từ 0 thành 1 và ngược lại một cách dễ dàng. Ngõ vào S sẽ được dùng để lựa chọn chức năng của mạch là mạch cộng hay mạch trừ. Khi S=1 thì mạch hoạt động như một bộ trừ. Toán hạng B cần phải được đảo lại. Chúng ta nhớ rằng x 1 x' , do đó để đảo B thì ta chỉ việc đem B S B' (khi S=1). Cuối cùng, việc cộng thêm 1 vào được thực hiện bằng cách bật bit nhớ tín hiệu c 0 lên 1. Mặt khác, để thực hiện chức năng của bộ cộng thì S=0. Khi S=0 thì toán hạng B sẽ không cần phải đảo trang Thiết kế các ứng dụng trên Kit FPGA Spartan III 43
• 52. Chương 2 : Dùng ngôn ngữ VHDL mô tả các mạch số cơ bản thái điều này được thực hiện nhờ cổng XOR. Trong trường hợp này, chúng ta cũng muốn c0 S 0 . Một mạch thực hiện cả hai việc cộng và trừ được biểu diễn trong hình 2.12(b) và ký hiệu logic của nó được thể hiện trong hình 2.12(c). Hình 2. 12 : Mạch cộng và trừ chuỗi 8 bit nhị phân (a) bảng vhân trị; (b) sơ đồ mạch; (c) ký hiệu logic. Mã VHDL viết theo cấu trúc Behavioral cho mạch cộng và trừ chuỗi 8 bit nhị phân: Thiết kế các ứng dụng trên Kit FPGA Spartan III 44
• 53. Chương 2 : Dùng ngôn ngữ VHDL mô tả các mạch số cơ bản 2.5 Thành phần thực hiện các phép toán logic số học (ALU): Thành phần này gọi tắt là khối ALU là một trong những thành phần quan trọng trong một bộ vi xử lý, chúng đảm nậhn trách nhiệm thực hiện các hoạt động liên quan đến số học hay các sự hoạt động của các mạch logic như bộ cộng, bộ trừ, cổng logic AND, OR. Để xây dựng mạch cho khối ALU, chúng ta có thể dùng cùng một ý tưởng như khi xây dựng cho một mạch thực hiện cả hai chức năng của bộ cộng và bộ trừ như đã được trình bày ở phần trên. Một lần nữa, chúng ta sẽ sử dụng bộ cộng Ripple Carry khi xâty dựng sơ đồ khối và sau đó ta chèn thêm các mạch kết nối logic vào phía trước hai ngõ vào thuật toán của bộ cộng. Theo cách này, các ngõ vào sơ cấp sẽ được sửa đổi cho phù hợp với sự hoạt động mà nó cần biểu diễn trước khi nó đi qua bộ cộng toàn phần. Toàn bộ sơ đồ vận hành mạch của bộ ALU 4 bit được biểu diễn trong hình 2.13. Chúng ta quan sát hình 2.13 thấy có hai mạch kết nối ở phía trước bộ cộng toàn phần (FA) đó là LE và AE. Bộ LE (logic extender) là bộ dùng để diều khiển tất cả mọi hoạt động logic, trong khi bộ AE (arithmetic extender) là bộ dùng để diều khiển tất cả mọi hoạt động về số học. Bộ LE thực thi các hoạt động logic chính xác từ hai ngõ vào sơ cấp là a i và b i trước khi kết quả của nó vượt ra ngõ x i của bộ FA. Hay nói cách khác, bộ AE chỉ sửa đổi Thiết kế các ứng dụng trên Kit FPGA Spartan III 45

Download