Mạch đồng Hồ đếm Giây Dùng 74ls190 Ddhcn Hà Nội - 123doc

mạch đồng hồ đếm giây dùng 74ls190 ddhcn hà nội 51 1,3K 5 TẢI XUỐNG 5

Đang tải... (xem toàn văn)

XEM THÊM TẢI XUỐNG 5

Tài liệu hạn chế xem trước, để xem đầy đủ mời bạn chọn Tải xuống

1 / 51 trang TẢI XUỐNG 5

THÔNG TIN TÀI LIỆU

Thông tin cơ bản

Định dạng
Số trang	51
Dung lượng	1,45 MB

Nội dung

thiết kế mạch đếm giây dùng 74ls190 và ic 555 bộ giải mã 74ls47 trong bộ môn vi mạch tương tự và vi mạch số trường đại học công nghiệp hà nội sử dụng mạch yaoj xung 555 và ic đếm 74ls190 bộ giải mã led 7 thanh 7447

Bộ Công Thương Trường Đại Học Công Nghiệp Hà Nộ i trờng đại học công nghiệp hà nội khoa : điện đồ án môn: Vi mạch tơng tự vi mạch số Đề Tài: Thiết kế mạch đồng hồ bấm giây G.V hớng dẫn : T.s-Nguyễn Văn Vinh Lớp: ĐH - §iƯn - Khãa K10 Sinh Viªn Thùc HiƯn : Nhóm - Nguyễn Đình Nam LI NểI U : n VMTT-VMS Lê Thị Ngọc Trần Quang Ngọc Lê Văn Nam Lê Trung Nghĩa Nguyễn Văn Nghiêm Trang Bộ Công Thương Trường Đại Học Công Nghiệp Hà Nộ i Ngày ngành kỹ thuật điện tử có vai trò quan trọng sống người Các hệ thống điện tử ngày đa dạng thay công việc hàng ngày người từ công việc đơn giản đến phức tạp điều khiển khiển tín hiệu đèn giao thơng, đo tốc độ động hay đồng hồ số Các hệ thống thiết kế theo hệ thống tương tự hệ thống số Tuy nhiên hệ thống điện tử thông minh người ta thường sử dụng hệ thống số hệ thống tương tự số ưu điểm vượt trội mà hệ thống mang lại là: độ tin cậy cao, giá thành thấp, dễ dàng thiết kế, lắp đặt vận hành … Như ta biết sống hay sử dụng đồng hồ bấm giây Ví dụ thi để đánh giá xác thành thích Vận động viên mà có liên quan đến thời gian người ta thường hay dung đồng hồ bấm giây để ghi thành tích vận động viên Sau thời gian học tập lý thuyết, thực hành tìm hiểu tài liệu mơn VI MẠCH TƯƠNG TỰ VÀ VI MẠCH SỐ, với giảng dạy nhiệt tình thầy, cơ, với dẫn dắt nhiệt tình giáo viên hướng dẫn thầy Nguyễn Văn Vinh đề tài em bốc thăm là: “THIẾT KẾT MẠCH ĐỒNG HỒ BẤM GIÂY DÙNG IC SỐ” Đồ Án VMTT-VMS Trang Bộ Công Thương Trường Đại Học Công Nghiệp Hà Nộ i Đồ án môn “VI MẠCH TƯƠNG TỰ VI MẠCH SỐ” gồm chương: CHƯƠNG I: Các sở lý thuyết liên quan Giới thiệu tổng hợp mạch tổ hợp, mạch dãy mạch dao động CHƯƠNG II : Thiết kế mạch đồng hồ bấm giây chức năng, nguyên lý hoạt động khối CHƯƠNG III: Xây dựng chương trình mơ phần mềm Proteus CHƯƠNG IV: Tổng kết Trong trình làm đề tài này, em cố gắng tìm hiểu trình bày rõ ràng, xác Tuy nhiên, kiến thức trình độ lực hạn hẹp nên việc thực đề tài chắn nhiều thiếu sót, kính mong nhận thơng cảm góp ý thầy giáo để đồ án hoàn thiện Em xin chân thành cảm ơn! Đồ Án VMTT-VMS Trang Bộ Công Thương Trường Đại Học Công Nghiệp Hà Nộ i Trang MỤC LỤC CHƯƠNG I: TÌM HIỂU CHUNG VỀ MẠCH TỔ HỢP, MẠCH DÃY VÀ MẠCH DAO ĐỘNG ……………………………………………………………………………………… Bài 1: Tổng hợp mạch logic tổ hợp ………………………………………………… 1.1Khái quát ……………………………………………………………………………… 1.2Các phương pháp tối thiểu hóa hàm logic … …………………………………………… 1.3Tổng hợp hàm logic ràng buộc ………………………………………………………… 1.4Bộ mã hóa giải mã …………………………………………………………………… 1.5Tìm hiểu IC giải mã 74LS47 …………………………………………………………… Bài 2: Các mạch dãy ………………………………………………………… 2.1 Thanh ghi ghi dịch …………………………………………………………… 2.2 Bộ đếm ………………………………………………………………………………… 2.3 Tìm hiểu IC đếm 74LS190 ……………………………………………………………… Bài 3: Mạch dao động …………… ………………………………………………… 3.1Các vấn đề chung ……………………………………………………………………… 3.2Điều kiện tạo dao động ………………………………………………………………… Đồ Án VMTT-VMS Trang Bộ Công Thương Trường Đại Học Công Nghiệp Hà Nộ i 3.3Mạch tạo xung dùng IC 555 …………………………………………………………… CHƯƠNG II: THIẾT KẾ MẠCH ĐỒNG HỒ SỐ ………………………………………  PHÂN TÍCH VÀ GIẢI QUYẾT VẤN ĐỀ ………………………………………… Gồm khối:  KHỐI 1: KHỐI TẠO DAO ĐỘNG …………………………………………  KHỐI 2: KHỐI ĐẾM XUNG…………………………………………………  KHỐI 3: KHỐI GIẢI MÃ……………………………………………………  KHỐI 4: KHỐI HIỂN THỊ …………………………………………………  KHỐI 5: KHỐI ĐIỀU CHỈNH ……………………………………………… CHƯƠNG III: XÂY DỰNG CHƯƠNG TRÌNH MƠ PHỎNG …………………………… Mạch mơ tồn mạch: CHƯƠNG IV: TỔNG KẾT ………………………………………………………………… Đồ Án VMTT-VMS Trang Bộ Công Thương Trường Đại Học Công Nghiệp Hà Nộ i CHƯƠNG I: TÌM HIỂU CHUNG VỀ MẠCH TỔ HỢP, MẠCH DÃY VÀ MẠCH DAO ĐỘNG Bài 1: Tổng hợp mạch logic tổ hợp 1.1Khái quát Mạch logic tổ hợp mạch logic, giá trị logic tín hiệu khơng phụ thuộc vào trạng thái cũ mạch, mà hoàn toàn xác định giá trị logic cửa vào mạch thời điểm Khi tổng hợp mạch logic tổ hợp ta cần tuân thủ bước đây: - Lập bảng chức logic mạch, bảng chân lí hay bảng trạng thái, bảng giá trị biến tương ứng với tổ hợp biến vào - Từ bảng trạng thái xác định biểu thức hàm logic bảng nô - Tiến hành tối thiểu hóa hàm logic đưa dạng thuận lợi để khai triển hàm thông qua mạch logic 1.2 Các phương pháp tối thiểu hóa hàm logic Có nhiều phương pháp để tối thiểu hóa hàm logic Ở giới thiệu phương pháp Tối thiểu hóa hàm logic cách sử dụng định luật đại số logic Tối thiểu hóa hàm logic biểu đồ nơ Tối thiểu hóa hàm logic biểu đồ nơ gọi phương pháp dùng hình vẽ Phương pháp gồm bước sau: Bước : Mô tả hàm logic, nghĩa là, đưa hàm logic cần tối thiểu hóa dạng chuẩn tắc tổng đầy đủ (dạng tổng tích, dạng OR-AND ) dạng chân lí hàm số Mỗi tích gồm đầy đủ biến nguyên biến, biến có giá trị 1, phủ định biến, có giá trị khơng khơng q lần Đồ Án VMTT-VMS Trang Bộ Công Thương Trường Đại Học Công Nghiệp Hà Nộ i Bước : Lập bảng nơ cho hàm logic cần tối thiểu hóa theo chân lí lập Số bảng số tích ( 2n ) hàm logic Mỗi tích (theo hàng, cột) cạnh có biến thay đổi giá trị Các ô tạo thành hàng cột : đầu hàng, cột ghi tổ hợp biến tương ứng Các hàng, cột kề đối xứng khác biến Trong ô ghi giá trị hàm số tương ứng với tích biến ( 1) Có thể ghi bổ sung thứ tự ô theo số hệ đếm thập phân Bước 3: Lập nhóm độc lập, ta quan tâm đến mà hàm số có giá trị Nhóm có thành nhóm gồm có kề kể biên miền, số nhóm 1, 2,4,8…ơ (là hàm mũ 2n ), cho ô liền kề có biến thay đổi giá trị Trong đó, tham gia vào vài nhóm khác Các nhóm độc lập phải khác Các nhóm lập phải phủ hết có giá trị bảng Bước : Viết biểu thức hàm logic tối thiều hóa dạng tổng tích Tương ứng với nhóm thành lập tích biến sau loại biến thay đổi giá trị ô nhóm Viết biểu thức hàm logic tối thiểu hóa : tổng tích xác đinh, sử dụng tích số nhóm cho chúng phủ hết có bảng 1.3 Tổng hợp hàm logic ràng buộc Khái niệm hàm logic ràng buộc Hàm số n biến có 2n tổ hợp biến, tương ứng với tổ hợp biến hàm số có giá trị Nhưng có trường hợp, với số tổ hợp biến số hàm số biến không xác định giá trị theo điều kiện Phần tử ràng buộc hay số hạng ràng buộc tổ hợp biến tương ứng với trường hợp hàm số không xác định, số hạng ràng buộc Điều kiện ràng buộc biểu thức logic tạo tổng bào phần tử ràng buộc, điều kiện ràng buộc Hàm logic ràng buộc hàm số logic xác định với điều kiện ràng buộc Để mô tả hàm logic ràng buộc thường sử dụng bảng chân lí, biểu thức logic dung bảng nơ Trong bảng chân lí giá trị hàm số tương ứng với số hạng ràng buộc đánh dấu “x” Ví dụ, bảng chân lí hàm logic ràng buộc biến dạng Đồ Án VMTT-VMS Trang Bộ Công Thương Trường Đại Học Cơng Nghiệp Hà Nộ i tổng tích bảng 1.3 Hàm số có phần tử ràng buộc tổ hợp biến thứ 4,5,6 có tích tương ứng C.B A , C.B A , C.B A Khi biểu diễn hàm logic ràng buộc biểu thức viết biểu thức logic hàm số cần viết kèm theo điều kiện ràng buộc Đồ Án VMTT-VMS Trang Bộ Công Thương Trường Đại Học Công Nghiệp Hà Nộ i Ví dụ hàm ràng buộc dạng chuẩn tắc đầy đủ bảng 1.3 với điều kiện ràng buộc : Z(C,B,A) = CBA với C.B A  C.B A  C.B A  Hay viết gọn Z(C,B,A)=∑(7) với N=4,5,6 Bảng 1.3: Bảng chân lí hàm logic ràng buộc biến dạng tổng tích Hoặc viết dạng chuẩn tắc đầy đủ hàm Z có bảng chân lí bảng 1.3 : Z (C , B, A)  (C  B  A)(C  B  A)(C  B  A)(C  B  A) Với (C  B  A)(C  B  A)(C  B  A)  Hay viết gọn Z(C,B,A)=∏(0,1,2,3) với N=4,5,6 Khi dùng bảng nô để mô tả hàm logic ràng buộc ta sử dụng dấu “x” ô ứng với tổ hợp biến số hạng ràng buộc Ví dụ hàm số mơ tả bảng chân lí bảng 1.3 có nơ hình: Hình1.3 Bảng Các nơ hàm logic ràng buộc biến Tối thiểu hóa hàm logic ràng buộc Đồ Án VMTT-VMS Trang Bộ Công Thương Trường Đại Học Công Nghiệp Hà Nộ i Cũng sử dụng phương pháp khác để tối thiểu hóa hàm logic ràng buộc Trong mục giới thiệu phương pháp tối thiểu hóa cơng thức dùng bảng Các nô Đồ Án VMTT-VMS Trang 10 Bộ Công Thương Trường Đại Học Cơng Nghiệp Hà Nộ i Hình 3.4 : Sơ đồ cấu trúc IC555 Cấu tạo IC 555 gồm có : Cầu phân áp gồm điện trở R = 5K  nối từ nguồn dương xuốn mass cho 3 hai điện áp chuẩn : U CC U CC A1 A2 hai IC KĐTT mắc theo kiểu so sánh có ngưỡng lật lấy trêncầu phân áp gồm 3R1 U CC A2 U CC A1 Tín hiệu đầu 3 A1 đưa tới đầu vào R Trigơ RS (tín hiệu phụ thuộc vào tín hiệu so sánh chân 6) Tín hiệu đầu A đưa tới đầu vào S Trigơ RS (tín hiệu phụ thuộc vào tín hiệu so sánh chân 2) Trigơ RS mạch lưỡng ổn kích bên Khi chân set (S) có điện áp cao điện áp kích đỏi trạng thái Trigơ làm ngõ Q lên mức cao ngõ Q xuống mức thấp Khi chân Reset (R) có điện áp cao điện áp kích đỏi trạng thái Trigơ làm ngõ Q lên mức cao ngõ Q xuống mức thấp Khi chân Reset (R) chân set (S) có mức điện áp thấp chuyển từ mức điện áp cao mức điện áp thấp trạng thái đầu Trigơ RS nguyên Khi chân Reset (R) chân set (S) có mức điện áp cao trạng thái đầu Trigơ RS khơng xác định Mạch Ouput mạch khuyếch đại ngõ để tăng độ khuyếch đại dòng cấp cho tải Đây mạch khuyếch đại đảo có ngõ vào chân Q Trigơ RS , nên Q có mức cao ngõ chân có mức điện áp thấp (  0V) ,và ngược lại Q có mức thấp ngõ chân có mức điện áp cao (  Ucc) Tranzitor T0 có chân E nối vào điện áp chuẩn khoảng 1,4V , nên cực B nối chân có điện áp cao 1,4V T khố không ảnh hưởng tới hoạt động mạch Khi chân mắc vói điện trở nhỏ nối mass T mở bão hồ ,làm đầu chân có điận áp thấp Chân gọi chân Rsset, có nghĩa Rsset IC 555 bất chấp trạng thái nõ vào khác Khi sử dụng không Đồ Án VMTT-VMS Trang 37 Bộ Công Thương Trường Đại Học Công Nghiệp Hà Nộ i dùng chức Rsset nối chân lên mức điện áp cao để tránh mạch bị Rsset nhiễu Tranzitor T có cực C để hở nối chân Do cức B phân cức mức điện áp Q nên Q có mức cao T mở bão hồ cực C T coi nối mass, lúc ngõ chân có mức điện áp thấp (  0V) ,và ngược lại Q có mức thấp T khố cức c bị hở mạch , lúc ngõ chân có mức điện áp cao (  Ucc) Chân thường nối với tụ có dung lượmg nhỏ khoảng 0,01 F , rối nối xuống mass để lọc nhiễu tần số cao làm ảnh hưởng tới điện áp chuẩn U CC Đồ Án VMTT-VMS Trang 38 Bộ Công Thương Trường Đại Học Công Nghiệp Hà Nộ i 1.2Nguyên lý hoạt động Hình 3.5 : Mạch tạo xung đơn giản Đây sơ đồ nguyên lý mạch phát xung vuông đơn giản dùng IC555 Muốn tạo dẫy xung liên tục ta tiến hành ghép vi mạch với tụ điện điện trở hình vẽ Để hiểu rõ nguyên lý hoạt động phát xung vi mạch 555 ta quan sát sơ đồ trải vi mạch 555 hình sau +Ucc G3 R RA 2Ucc Qn XUNG RA _ Ucc C Q S OA2 + Ura R _OA1 R RB G4 + Qn T R FCD Hình 3.6 Sơ đồ trải 555 mạch phát xung chủ đạo D16 R30 Uc® -Uph R23 R26 R24 R25 _ 0A3 C10 R28 R31 U®k1 U®k2 R29 R3 C12 Trang 39 Đồ Án VMTT-VMS _ R32 OA5 Bộ Công Thương Trường Đại Học Công Nghiệp Hà Nộ i Phần đóng khung nét đứt vi mạch 555, có cấu tạo từ phần tử khuếch đại thuật toán OA1, OA2 Trigơ R-S Trong hai khuếch đại thuật tốn mắc theo kiểu mạch so sánh có điện áp ngưỡng lấy phân áp dùng điện trở có giá trị R Với cách mắc điện áp ngưỡng mạch so sánh OA2 OA1 Quan sát sơ đồ ta thấy điện áp tụ C đặt tới đầu vào lại hai mạch so sánh nên giá trị điện áp tụ định trạng thái chúng Nguyên lý hoạt động mạch phát xung: UC 2Ucc/3 Ucc/3 Ura t1 t2 tn t3 t4 t5 t t6 t T Hình 3.7: Giản đồ thời gian điện áp mạch phát xung * Giả sử thời điểm đầu (t = 0) điện áp tụ C UC  2Ucc đầu OA1 có mức logic “1” đầu OA2 có mức logic “0”, đầu  có mức logic “1” (R = 1, S = 0), tranzitor T thơng Tụ C phóng điện qua R B, qua T mát làm cho điện áp giảm dần Đầu mạch phát xung khơng có xung (mức logic “0”) Khi Ucc 2Ucc  UC  3 đầu OA1 OA2 có mức logic “0” trigơ giữ nguyên trạng thái (R = 0, S = 0), T mở, tụ C tiếp tục phóng điện, điện áp tiếp tục giảm, xung mức logic “0” Đồ Án VMTT-VMS Trang 40 Bộ Công Thương Trường Đại Học Công Nghiệp Hà Nộ i Đến thời điểm t1 U C  Ucc , đầu OA2 có mức logic “1”, đầu OA1 có mức logic “0”,  nhận trị “0” (R = 0, S = 1) Qua cổng NAND ta nhận xung mức logic “1”, đồng thời tranzitor T khoá tụ C nạp từ +U CC  RA  RB  C  mát Q trình tụ nạp điện áp tăng dần theo biểu thức sau:  Uc U CC (1 e t (R A  R B ).C t  U )  CC e (R B R A ).C (4-35) Trong khoảng thời gian điện áp tụ thoả mãn: Ucc Ucc  UC  đầu 3 so sánh nhận trị “0”, trigơ giữ nguyên trạng thái (R = 0, S = 0), xung tồn mức logic “1”, T khóa tụ C tiếp tục nạp điện Cho đến thời điểm t2, UC  2UCC/3 đầu OA1 chuyển trạng thái lên mức logic “1”, đầu OA2 giữ nguyên trạng thái,  nhận trị “1” (R =1, S = 0), xung nhận mức logic “0” đồng thời T thông bão hồ, tụ C phóng điện, hoạt động mạch lặp lại trình từ t1 Kết ta thu dẫy xung vuông đầu chân vi mạch 555 Để thay đổi tần số xung thay đổi số thời gian phóng, nạp tụ C cách thay đổi giá trị điện trở RA RB Thời gian để điện áp tụ nạp từ giá trị U CC/3 đạt đến giá trị 2UCC / ta tính theo cơng thức sau:  2U CC U  CC e 3 tn (R A  R B ).C     U CC  1 e   tn (R A  R B ).C      Đơn giản phương trình ta : Đồ Án VMTT-VMS Trang 41 Bộ Công Thương Trường Đại Học Công Nghiệp Hà Nộ i  tn U Ucc (R A  R B ).C e  CC 3 Ln hai vế: tn (R A  R B ).C ln2 0,69.(R A  R B ).C (4-36) Trong khoảng từ  t1 tụ C phóng điện từ giá trị ban đầu 2UCC /3 đến UCC /3 t Biểu thức điện áp tụ:  Uc(t)  Ucc.e R B C (4-37)  Tại t = t1: U CC  Ucc.eR B C 3 Với số thời gian phóng tụ C R B C ln 0,69.R B C 1.4 Thiết kế tính tốn mạch tạo dao động tần số 1Hz (chu kì 1s) Chu kỳ T dãy xung ra: T = tn + = 0,7(RA + RB).C + 0,7RB.C = 0,7(RA + 2RB).C Chọn RA=RB= 4.7 K  => C=0.1  F Ta cho thêm biến trở R để điều chỉnh cho số xung 100 Đồ Án VMTT-VMS Trang 42 Bộ Công Thương Trường Đại Học Công Nghiệp Hà Nộ i CHƯƠNG II: THIẾT KẾ MẠCH ĐỒNG HỒ SỐ PHÂN TÍCH VÀ GIẢI QUYẾT VẤN ĐỀ Sau tìm hiểu đề tài, với hướng dẫn thầy giáo, em nhận thấy đề tài “ Mạch đồng hồ bấm giây “ có nhiều phương pháp cách làm Cơ “Mạch đồng hồ số” : Phân tích chi tiết khối:  KHỐI 1: KHỐI TẠO DAO ĐỘNG Để tạo xung dao động 1Hz, bạn dùng nhiều cách, dùng IC số, dùng thạch anh 32,768KHz chia tần, có cách sử dụng IC555 phổ biến Việc dễ lắp ráp, điều chỉnh, sử dụng khiến cho mạch biết tới rộng rãi  KHỐI 2: KHỐI ĐẾM XUNG Dùng IC (74LS190, 74LS90)… Đếm nhị phân đồng thuận với Kd = 10  KHỐI 3: KHỐI GIẢI MÃ Dùng IC 74LS47 giả mã BCD để hiển thị led Đồ Án VMTT-VMS Trang 43 Bộ Công Thương Trường Đại Học Công Nghiệp Hà Nộ i  KHỐI 4: KHỐI HIỂN THỊ Dùng led thanh(loại Anot chung)  KHỐI 5: KHỐI ĐIỀU CHỈNH Ta dùng nút nhấn để Reset mạch trạng thái ban đầu  PHÂN TÍCH CÁC KHỐI LÀM VIỆC 1.1 Khối tạo dao động 1Hz ( chu kì 1s) IC 555 có nhiệm vụ tạo số 1Hz đầu (chân 3) để cấp cho khối giây đồng hồ số Xung đầu có dạng xung vng ổn định chu kì xung tương ứng với giây Hình1.1 Sơ đồ nguyên lý Đồ Án VMTT-VMS Trang 44 Bộ Công Thương Trường Đại Học Cơng Nghiệp Hà Nộ i Hình 1.2 Dạng xung đầu chân IC 555 1.2Khối phần trăm giây Khối có nhiêm vụ hiển thị giá trị từ 00 đến 99 Khi khối % giây đếm đến giá trị 99 sau chu kì xung giá trị đếm tự động reset “00”, đồng thời cấp xung cho khối đếm giây Tần số 100Hz đầu IC dao động 555 cấp cho khối % giây để đếm hang đơn vị hang chục hiển thị từ “0” tới “9” 1.3 Khối giây Khối giây có nhiệm vụ hiển thị giá trị từ “00” đến “59” Khi khối giây đếm đến giá trị “59” sau chu kì xung giá trị đếm tự động reset “00”, đồng thời cấp xung cho khối phút đếm phút Tấn số 1Hz đầu IC tạo dao động 555 cấp cho khối giây để đếm Hàng đơn vị đếm giá trị từ “0” đến “9”, hang chục đếm từ “0” đến “5” Cứ sau chu kì xung cung cấp khối giây đếm tăng giá trị Ở ta Đồ Án VMTT-VMS Trang 45 Bộ Công Thương Trường Đại Học Công Nghiệp Hà Nộ i phải sư dụng đếm 10 cho hàng chục(c) hàng đơn vị(dv) Các chân QA, QB, QC, QD tạo thành đếm tường ứng đếm A, B, C, D Khi hàng chục đếm đến giá trị “6” (DCBA=”0110”) mức điện áp logic tương ứng với giá trị “6” (C=D=”1”) đưa chân R0(1) R0(2) Ic đếm hàng chục để reset giá trị “0” đồng thơi cung cấp xung clock (Clk) cho khối phút Phương trình dạng logic” Clk(khối phút)=C(c-khối giây) Bảng 1.1: Mã hóa khối giây 1.3 Khối phút Khối phút tương tự khối giây có nhiệm vụ hiển thị giá trị từ “00” đến “59” sau đếm đến “59” Sau chu kì xung giá trị đếm tự động reset “00” đồng thời cung cấp xung cho khối để đếm Xung cung cấp cho khối phút khối giây đếm giá trị “59” “00” Vì sau khơi giây đếm hết 60 giây khối phút đếm tăng lên giá trị Hàng đơn vị đếm giá trị từ “0” đến “9”, hàng chục đến từ “0” đến “5” Ta sử Đồ Án VMTT-VMS Trang 46 Bộ Công Thương Trường Đại Học Công Nghiệp Hà Nộ i dụng đếm 10 cho hàng chục hàng đơn vị trình reset tương tự khối giây Phương trình đại số logic: Clk(khối giờ)=C(c-khối phút) Bảng 1.2: Bảng mã khối phút 1.4 Nguyên lý hoạt động Khi mạch cấp nguồn, khối tạo dao động IC 555 tạo xung vng có chu kì giây đưa vào chân đếm IC đơn vị khối phần trăm giây Khối đếm xung vào hiển thị giá trị đếm Led, xung đếm tương ứng với 1% giây Khi khối đếm giây đếm hết 100% giây tạo xung cấp vào chân IC hàng đơn vị khối giây reset khối % giây bắt đầu đếm lại giá trị ban đầu Mỗi xung đếm tương ứng với giây hiển thị Led Đồ Án VMTT-VMS Trang 47 Bộ Công Thương Trường Đại Học Công Nghiệp Hà Nộ i Khi khối giây đếm hết 60 giây tạo xung cấp cho chân IC hàng đơn vị khối phút reset khối giây bắt đầu đếm giá trị ban đầu Mỗi xung đếm tương ứng với phút hiển thị giá trị lên Led Khi khối phút đếm hết 60 phút tạo xung cấp cho chân IC hàng đơn vị khối reset khối phút bắt đầu đếm giá trị ban đầu Mỗi xung đếm tương ứng với hiển thị giá trị lên Led Khi đếm hết 59 phút reset khối phút bắt đầu đếm lại giá trị ban đầu Giá trị hiển thị đồng hồ bấm giây ban đầu cần phải tương ứng với thời gian thực, cần đếm giây lại ta cần nhấn nút Reset tất khối dừng việc đếm lại trở trạng thái ban đầu CHƯƠNG III: XÂY DỰNG CHƯƠNG TRÌNH MƠ PHỎNG MẠCH MƠ PHỎNG TỒN MẠCH Các linh kiện sử dụng mạch là: 3.1 IC tạo dao động 555 3.2 IC giải mã 74LS47 3.3 IC đếm 74LS190 3.4 Điện trở 3.5 Tụ điện 3.6 Nút ấn 3.7 Phần tử logic 3.7.1 Phần tử not Đồ Án VMTT-VMS Trang 48 Bộ Công Thương Trường Đại Học Công Nghiệp Hà Nộ i A B Z=A+B 0 0 1 Đây phần tử cộng logic cho phép đảo tín hiệu với 1 Chân lí phép cộng logic bảng bên 3.7.2 Phần tử nhân Phép nhân logic gọi phép AND U3:B 7408 Bảng chân lý A B Z=A.B 0 0 1 0 1 Đồ Án VMTT-VMS Trang 49 Bộ Công Thương Trường Đại Học Công Nghiệp Hà Nộ i Đồ Án VMTT-VMS Trang 50 Bộ Công Thương Trường Đại Học Công Nghiệp Hà Nộ i CHƯƠNG IV: TỔNG KẾT Trên thực tế đồng hồ bấm giây điện tử đa dạng sử dụng phổ biến Chính có nhiều phương pháp thiết kế thực mạch đồng hồ bấm giây khác dùng IC số hay Vi xử lý Tuy mạch đồng hồ bấm giây dùng IC số có hạn chế định so với mạch đồng hồ bấm giây thực dùng Vi xử lý lại đơn giản nguyên lý hoạt động sinh viên bắt đầu học kỹ thuật số chưa biết Vi xử lý Và đồ án trình bày phương pháp thiết kế mạch đồng hồ sử dụng IC số Yêu cầu: Mạch hiển thị đủ giờ, phút, giây, % giây tám led Mạch thiết kế IC số, khơng dùng vi xử lí Trong thời gian tìm hiểu thực đề tài em đạt kết sau:  Học hỏi nhiều bổ xung thêm kiến thức thực tế môn VI MẠCH TƯƠNG TỰ VÀ VI MẠCH SỐ lớp  Rèn luyện kỹ phân tích, thiết kế, tính tốn, mơ hiểu mạch số đơn giản  Có kỹ trình bày bố cục đồ án mơn  Trong q trình tìm hiểu em có dự định mở rộng để phát triển từ đồ án: Như thêm tính hiển thị thứ, ngày, tháng năm, âm lịch, dương lịch, nhiệt độ, báo thức Và em tìm hiểu thêm Vi xử lý để giải đề tài theo phương pháp nữa… Tuy nhiên thời gian cho phép em chưa khắc phục số hạn chế Một lần em xin chân thành cảm ơn thầy Nguyễn Văn Vinh nhiệt tình hướng dẫn truyền đạt kiến thức suốt trình học tập thực đồ án môn Sinh viên thực hiện: Đồ Án VMTT-VMS Trang 51 ... vào, đầu đếm số lượng xung đếm Bộ đếm đa dạng Bộ đếm phân loại theo cách thức hoạt động làm đếm đồng đếm không đồng bộ(bộ đếm dị bộ) phân loại theo hệ số đếm làm đếm nhị phân, đếm thập phân đếm N... phân 2.2.1 Đếm lên chia 16 Nối dây ? Hình 2.3 Mạch đếm lên đồng mod 16 Bảng trạng thái dạng sóng đếm lên mạch đếm đồng hoàn toàn giống mạch đếm khơng đồng ta dựa vào chúng để xác định xem mạch hoạt... Hà Nộ i Ở hình 2.5 mạch đếm đồng lên, ta xây dựng mạch đếm đồng xuống giống cách làm với mạch đếm không đồng tức dùng đầu đảo FF để điều khiển đầu vào T tầng Như với mạch đếm xuống mod 16 đầu

Ngày đăng: 29/11/2017, 20:29

TỪ KHÓA LIÊN QUAN

• thiết kế mạch đồng hồ báo thức dùng 8051
• so do khoi cua mach dong ho diem giay