Phân Cực Transistor Trường - Điện Tử Việt

Phân cực transistor trường FET là cung cấp năng lượng DC cho FET để xác định trạng thái của FET trên đặc tuyến ngõ ra và xác định điểm làm việc tĩnh Q. 

Không giống như transistor lưỡng cực, hiện tượng hồi tiếp nhiệt dương không xảy ra với transistor trường. Tuy nhiên, với cách phân cực điện áp cực cửa xác định đơn giản, các khác biệt lớn của đặc tuyến truyền đạt cực đại và cực tiểu, làm cho ID không định được trước. Để đạt được những giới hạn hợp lý trên dòng máng tĩnh (ID) và điện áp máng-nguồn (VDS), điện trở nguồn và kỹ thuật phân cực bằng cầu phân áp phải được sử dụng. Với vài ngoại lệ, mạch phân cực MOSFET cũng tương tự như mạch dùng cho JFET. Các tính toán thiết kế phân cực tĩnh cho FET sử dụng phương pháp đồ họa, dựa vào các đặc tuyến truyền đạt và đặc tuyến dòng ngõ ra.

1. Nguyên tắc phân cực tĩnh cho FET
   1. Mạch phân cực bằng điện áp cố định
   2. Mạch tự phân cực
   3. Phân cực bằng cầu phân áp
2. Các mạch phân cực JFET khác
   1. Phân cực bằng hồi tiếp máng
   2. Sử dụng điện áp cung cấp ±
3. Phân cực MOSFET
4. Phân cực switching FET

Nguyên tắc phân cực tĩnh cho FET

Với một mạch khuếch đại dùng FET, VDS phải giữ lại vùng thắt kênh của đặc tuyến. Điều này có nghĩa là nó phải không được cho phép giảm bên dưới mức điện áp thắt kênh VP. Do đó khi thiết kế một mạch phân cực FET, điện áp máng-nguồn phải luôn luôn là giá trị cực tiểu của (điện áp thắt kênh) + 1 V:

                                    VDS(min)  =  VP  +  1 V                       (1-1)

Khi có một điện áp phân cực bên ngoài VGS, điện áp thắt kênh cho mức phân cực này trên đặc tuyến là VP – VGS, với VP là điện áp thắt kênh ở VGS = 0. Tương ứng, điện áp máng-nguồn cực tiểu có thể giảm là

                                    VDS(min) = VP  –  VGS  + 1 V                (1-2)

Khi FET được sử dụng như một công tắc (switching mode), linh kiện sẽ tắt hoặc mở trong vùng điện trở của đặc tuyến ngõ ra.

Mạch phân cực bằng điện áp cố định

Xem xét mạch trong hình 1-1. Cực cửa của FET nối với điện trở RG cấp điện áp phân cực – VG. Điện áp cực cửa điều khiển mức dòng cực máng trong mạch này; ngoài ra không có gì nữa ảnh hưởng đến ID. Điện áp cực cửa là một giá trị xác định, vì thế mạch được gọi là mạch phân cực bằng điện áp cố định. Giả dụ đặc tính truyền đạt cực tiểu được dùng để thiết kế mạch, và hơn nữa giả dụ rằng FET có đặc tuyến truyền đạt cực đại (hoặc đôi khi giữa giá trị cực đại và cực tiểu). Thì ID sẽ lớn hơn nhiều giá trị mong muốn, và điện áp sụt trên RD sẽ lớn hơn giá trị mà mạch được thiết kế. Vì thế, với VDS = VDD – IDRD, điện áp VDS có thể là rất nhỏ mà linh kiện sẽ hoạt động trong vùng điện trở của đặc tuyến ngõ ra thay vì là vùng thắt kênh. Nếu điều này xảy ra, mạch sẽ hoạt động không như một mạch khuếch đại.

VDS  =  VDD  –  IDRD                (1-1)

Hình 1-1: Mạch nguồn chung phân cực bằng điện áp cố định

Đặc tuyến truyền đạt cực đại luôn luôn được sử dụng trong các thiết kế mạch phân cực cho FET. Dòng cực máng không thể lớn hơn giá trị thiết kế và FET sẽ không bị lái vào vùng điện trở của đặc tuyến ngõ ra. Nếu FET được sử dụng trong mạch có một đặc tuyến truyền đạt giữa cực đại và cực tiểu, ID sẽ nhỏ hơn mức thiết kế, IDRD sẽ nhỏ hơn giá trị mà mạch được thiết kế, và VDS sẽ lớn hơn giá trị cực tiểu được yêu cầu .

Như đã biết transistor trường có một trở kháng vào rất lớn. Để đạt được điều này, RG phải đủ lớn sao cho trở kháng ngõ vào của mạch vẫn duy trì cao. Tuy nhiên có một giới hạn trên cho giá trị điện trở mà nó được sử dụng. Nếu RG quá lớn, hạt dẫn tích lũy trên cực cửa có thể mất một thời gian dài để thoát. Như vậy, điện áp cực cửa sẽ không là một giá trị ổn định, và do đó dòng cực máng sẽ không được xác định. Giới hạn trên phù hợp là 1 MΩ. Thường thì RG không nên vượt giá trị này.        

Hình 1-2: Mạch phân cực bằng điện áp cố định sử dụng FET kênh p. Khi VDD âm, VG phải là dương. Nếu một điện áp VDD dương nối tới cực nguồn, VG phân cực cực cửa phải dương hơn cực nguồn.

Hình 1-2 (b) cũng là mạch FET kênh p với một điện áp cung cấp dương. Trong trường hợp này, cực nguồn của FET nối với VDD, và RD nối đất. Để phân cực ngược tiếp xúc kênh dẫn và cực cửa, cực cửa phải dương so với cực nguồn. Do đó, điện áp phân cực cực cửa phải dương hơn so với VDD.

Mạch tự phân cực

Trong mạch tự phân cực, một điện trở mắc nối tiếp với cực nguồn của FET cung cấp điện áp phân cực cực cửa. Xem xét mạch mạch tự phân cực của FET kênh n như hình 1-3(a). Sụt áp trên RS là

                                                VS  =  ID × RS                    (1-2)

Nếu ID = 1 mA và RS = 1 kΩ, thì VS  =  1 mA  ×  1 kΩ  =  1 V.

Trong trường hợp này, cực nguồn là 1 V dương so với đất. Hay nói cách khác, đất là 1 V âm so với cực nguồn. Cực cửa FET nối đất qua điện trở RG, cực cửa là 1 V âm so với nguồn; có nghĩa là điện áp phân cực cửa-nguồn là VGS = –1 V.

Trong mạch tự phân cực FET kênh p [hình 1-3(b)], VS bằng ID × RS. Nhưng ở đây, VS làm cho cực nguồn của FET âm 1V so với nguồn cung cấp VDD. Do đó, VDD và cực cửa của FET (nối với VDD qua RG) là 1 V dương so với cực nguồn; có nghĩa là, VGS = +1 V.

Với một mạch tự phân cực FET,             

VGS  =  ID ×  RS                       (1-3)

Để phân tích một mạch tự phân cực, một đường phân cực được vẽ trên đặc tuyến truyền đạt. Đường phân cực này hoàn toàn khác với đường phân cực của mạch phân cực bằng điện áp cố định. Bằng cách đưa RS và các giá trị phù hợp của ID vào phương trình (1-3), Ta có được các mức VGS. Cộng điện áp rơi trên RD, trên sụt áp máng–nguồn và sụt áp trên RS cho ta

VDD  =  IDRD + VDS + IDRS                   (1-4)

Phương trình (1-4) có thể dùng để tính mức cực đại và cực tiểu của VDS với một ID(max) và ID(min) được xác định.

Tụ thoát CS được ghép vào mỗi mạch trong hình 1-3. Các tụ này hoạt động hoàn toàn giống chức năng của tụ thoát cực E trong mạch phân cực bằng dòng emitter cho transistor lưỡng cực. Nếu không có tụ CS, độ lợi điện áp của mạch (từ cực cửa đến cực máng) sẽ rất hạn chế. Toàn bộ tải dc cho mạch tự phân cực là RD + RS. Tải ac với RS được thoát (và không có tụ liên lạc ghép với tải) là RD. Như vậy, giống như mạch lưỡng cực BJT, đường tải dc và ac phải được vẽ để mô tả được hoạt động của FET .

Phân cực bằng cầu phân áp

Với mạch tự phân cực ở phần trên, ta thấy rằng sử dụng điện trở RS với các giá trị lớn sẽ đem lại ID(max) và ID(min) sát gần lẫn nhau, nhưng các mức ID nhỏ, đó là kết quả từ việc sử dụng các giá trị RS lớn. Như sẽ được chỉ ra, phân cực bằng cầu phân áp cho phép sử dụng các giá trị RS lớn hợp lý mà không làm cho ID rất nhỏ.

Hai mạch phân cực FET bằng cầu phân áp được vẽ ở hình 1-4. Kiểu mạch này là sự kết hợp việc sử dụng điện trở nguồn, như trong mạch tự phân cực, với một điện áp phân cực cực cửa VG được lấy từ nguồn cung cấp qua cầu phân áp. Xem mạch FET kênh n ở hình 1-4(a), ta thấy rằng VG làm cho cực cửa dương hơn so với đất. Sụt áp trên RS là VS = IDRS, làm cho cực cửa dương so với đất. VS luôn luôn lớn hơn VG, vì điện thế cực nguồn có thế cao hơn cực cửa. Như vậy cửa âm hơn so với nguồn.

Trong mạch FET kênh p được vẽ ở hình 1-4(b), VS làm cho cực cửa âm so với VDD. Cầu phân áp làm cho VG âm so với VDD. Ở đây một lần nữa, VS lớn hơn VG, Như vậy cực cửa dương hơn so với cực nguồn. Điều này, dĩ nhiên, là yêu cầu cực tính để phân cực ngược cửa-nguồn trên FET kênh p.

Cả hai mạch trong hình 1-4 đều dùng tụ thoát, thoát điện trở nguồn RS. Điều này làm cho độ lợi ac của mạch cực đại.

Một lần nữa, kỹ thuật đồ họa để vẽ đường phân cực trên đặc tuyến truyền đạt của FET là phương pháp tốt nhất cho thiết kế và phân tích mạch phân cực. Một phương trình quan hệ giữa VGS và ID phải được dẫn ra, sao cho phù hợp với các giá trị được tính toán, để vẽ được đường phân cực. Như đã biết ở trên,

                                    VGS  =  VG – IDRS            (1-5)

Vì không có dòng cực cửa,

Suy ra,

Như thường làm, thiết kế một mạch bắt đầu với các giá trị đặc tả của VDD, ID(max) và VDS(min). Với mạch phân cực bằng cầu phân áp, VS không thể có được trực tiếp từ đặc tuyến truyền khi ID(max) được vẽ. Thật vậy, VDD đầu tiên phải được chia ra giữa VRD, VDS và VS . Với VDS(min) được đặc tả, phần còn lại của VDD được chia ra giữa VRD và VS. Độ lợi của một tầng khuếch đại dùng FET sẽ tỷ lệ thuận với RD. Độ lợi cực đại đạt được bằng cách cho RD càng lớn có thể được, và cho một mức ID, để yêu cầu có sụt áp cực đại trên RD. Tuy nhiên, Sự ổn định phân cực lớn nhất đạt được bằng cách làm cho RS lớn có thể, và chính điều này làm cho VS cực đại. Một sự thoả hiệp hợp lý giữa hai yêu cầu mâu thuẩn này là làm cho VS và VRD bằng nhau. Và giá trị của VS được quyết định chọn, tất cả các giá trị điện trở có thể được tính.

Để phân tích một mạch phân cực FET bằng cầu phân áp, phương trình (1-6) được dùng để vẽ đường phân cực. Giao điểm của đường phân cực và đặc tuyến truyền cho ID(max) và ID(min). Một khi những mức này được xác định, điện áp cực đại và cực tiểu suốt mạch có thể dễ dàng tính toán được.

Các mạch phân cực JFET khác

Phân cực bằng hồi tiếp máng

Hình 1-5: Mạch phân cực bằng hồi tiếp máng dùng JFET kênh n.

Mạch phân cực FET hình 1-5 tương tự cách phân cực bằng cầu phân áp. Tuy nhiên thay cho điện áp cung cấp được phân áp bằng điện trở R1 và R2, điện áp máng VD được phân ra để phân cực cho cực cửa. Mạch tương tự mạch BJT phân cực bằng dòng cực phát kết hợp với hồi tiếp dòng cực thu về gốc. Mạch được thiết kế cho một mức VD và ID riêng. Khi ID lớn hơn giá trị thiết kế, có một sụt áp lớn trên RD, và VD bị giảm. Giảm VD gây ra giảm điện áp VG. Tăng mức ID cũng tăng VS. Hai hiệu quả này (tăng VS và giảm VG) cho một điện áp lớn VGS phân cực ngược nguồn – cửa và như vậy hướng đến kéo ID trở lại mức thiết kế của nó. ID(max) và ID(min) của mạch này sát với nhau hơn so với mạch phân cực bằng cầu phân áp nguyên thủy.

Thủ tục thiết kế cho mạch ở hình 1-5 cũng giống như cho mạch phân cực bằng cầu phân áp. Trừ một điều là điện áp qua R1 bây giờ là VD – VR2, thay vì VDD – VR2. Để phân tích mạch, một đường phân cực phải được vẽ, như luôn luôn vậy. Điều này yêu cầu phương trình quan hệ VS và ID:

Phân cực bằng nguồn dòng cố định

Mỗi mạch phân cực FET được khảo sát đã cải tiến nhiều, bằng việc tạo ra đường phân cực tốt hơn có thể, so với mạch trước. Rõ ràng, đường phân cực tốt hơn làm cực tiểu hóa khác biệt giữa ID(max) và ID(min). Mạch trong hình 1-6 cho một đường phân cực nằm ngang, bằng cách sử dụng một transistor lưỡng cực phân cực bằng dòng cực phát, để ổn định IS. Vì ID = IS, dòng máng của FET vẫn duy trì không đổi. Nếu mạch là một mạch khuếch đại, cực nguồn của FET phải được thoát bởi tụ như hình vẽ. Mạch cực phát transistor không cần một tụ thoát, vì không có tín hiệu đưa vào cực nền của nó.

Hình 1-6: Mạch phân cực JFET kênh n bằng dòng cực nguồn dùng BJT

Thiết kế một mạch ở hình 1-6 đơn giản bao gồm sự lựa chọn các điện áp thích hợp, các mức dòng điện và tính toán các điện trở. Điện áp phân cực ngược cửa-nguồn VGS cực đại được xác định đầu tiên bằng cách vẽ ID trên đặc tuyến truyền cực đại và đọc VGS(max) tại ID. Điện áp cực phát VE nên chọn là giá trị tối thiểu của 5 V, nhưng dòng emitter thoả đáng có thể đạt được ổn định với điện áp nhỏ như 3 V. Để tránh cho transistor bão hoà, VCE khoảng VGS(max) + 2 V. Điện áp nguồn VS bằng VCE + VE, như minh họa. VG được tính toán là VS – VGS(max). Sụt áp trên RD là (VDD – VDS(min) – VS). Mạch FET và mạch phân áp BJT được thiết kế theo cách thông thường của mỗi linh kiện. 

Sử dụng điện áp cung cấp ±

Khi điện áp ± được sử dụng, cực cửa FET sẽ được nối bình thường với đất qua một điện trở, như minh hoạ ở hình 1-7 bên dưới. Trong trường hợp này, mạch hoạt động như một mạch phân cực bằng cầu phân áp với VG bằng VSS. Điện áp tại cực nguồn của FET là +VGS trên mức cực cửa được nối đất. Điều này có nghĩa là tổng của VRD và VDS là (VDD – VGS), và sụt áp trên điện trở nguồn là VS = VGS + VSS.

Hình 1-7: Mạch phân cực bằng cầu phân áp dùng điện áp ±

Một khi các mức điện áp được biết, việc thiết kế mạch cũng theo các thủ tục đã sử dụng cho mạch phân cực bằng cầu phân áp. Với ID và sụt áp đã biết, RD và RS được tính dễ dàng. RG được chọn là 1 MΩ hoặc nhỏ hơn, Việc phân tích mạch này cũng giống như mạch phân cực bằng cầu phân áp.

Phân cực MOSFET

Các mạch phân cực cho MOSFET hoàn toàn tương tự các mạch được dùng phân cực cho JFET. Trong trường hợp của MOSFET kênh có sẵn (loại nghèo), điện áp cửa-nguồn (VGS) có thể dương hoặc âm trong cả hai loại kênh n và kênh p. Bất kỳ mạch phân cực FET nào đã được nghiên cứu rồi có thể được dùng để cho một VGS âm cho một linh kiện kênh n, hoặc một VGS dương cho kiểu kênh p. Hoạt động một MOSFET kênh n (hoặc một linh kiện loại nghèo hoặc một linh kiện chế độ giàu) trong chế độ tăng hạt dẫn (chế độ giàu), cực cửa phải được phân cực dương so với nguồn. Mạch tự phân cực không thuận tiện trong trường hợp này, và nếu kiểu phân cực bằng điện áp cố định được dùng, VGS phải là một số dương. Những lưu ý tương tự cũng áp dụng cho một MOSFET kênh p được hoạt động trong chế độ giàu, trừ một điều là cực cửa phải âm so với cực nguồn.

Xem xét hai mạch phân cực bằng điện áp cố định và đặc tuyến truyền đạt trong hình 1-8. Mỗi mạch dùng một MOSFET loại nghèo, do đó VGS có thể dương, âm hoặc bằng không. Trong hình 1-8(a), cực cửa được nối tới nguồn qua điện trở RG. VGS là bằng không, và đường phân cực tĩnh được vẽ trên đặc tuyến truyền tại gía trị đó của VGS [hình 1-8(c)]. ID(max) và ID(min) được đọc tại giao điểm của đường phân cực và đặc tuyến truyền đạt.

Trong mạch hình 1-8(b), VG là dương được lấy từ VDD qua R1 và R2. Như được minh họa trên đặc tuyến truyền đạt, đường phân cực cho mạch này được vẽ tại VGS = + VG MOSFET loại giàu kênh n được dùng trong mạch trình bày ở hình 1-9. Những linh kiện này phải có cực cửa của nó dương so với nguồn để cho dòng cực máng chạy. Mạch ở hình 1-9(a) tương tự như ở hình 1-8(b), và một lần nữa đường phân cực phải được vẽ tại VGS = + VG (phân cực kiểu hồi tiếp máng–cửa). VG như vậy luôn luôn bằng với VD. Do đó,

                                    VG  =  VDD – IDRD                                                       (1-8)

Phương trình (1-8) được dùng để vẽ đường phân cực trên đặc tuyến truyền. Tại điểm A, ID = 0 và VGS = VDD; tại điểm B, VG = 0 và ID = VDD/RD.

Trong trường hợp khi cực máng nối trực tiếp đến cửa sẽ tạo ra điện áp máng-nguồn quá thấp, mạch trong hình 1-9(c) có thể thích hợp. Đây là sự thay đổi đơn giản của cách phân cực hồi tiếp máng-cửa, nhưng với VD được phân áp bởi R1 và R2.

Phân cực switching FET

Một transistor trường trong một mạch switching thì thường hoặc ở trạng thái tắt với dòng máng bằng không, hoặc trạng thái mở với điện áp máng-nguồn nhỏ nhất có thể. Giống như trong trường hợp của một công tắc BJT, một dòng rỉ nhỏ chảy khi FET đang tắt. Dòng rỉ máng-nguồn này quá nhỏ mà ta có thể hoàn toàn bỏ qua. Khi FET mở, điện áp máng-nguồn cực tiểu không giống điện áp bão hòa như xảy ra với transistor lưỡng cực. Trong một FET được phân cực mở, sẽ không có sự thâm nhập của vùng nghèo hạt dẫn vào trong kênh dẫn. Vì thế, điện áp rơi từ máng đến nguồn chỉ là số lần dòng máng điện trở kênh dẫn:

                                    VDS(on)  =  ID  ×  RD(on)          (1-9)

Vài transistor trường, được thiết kế đặc biệt cho switching, có điện trở kênh dẫn rất thấp. Thí dụ, 2N4856 JFET có RD(on) = 25 Ω . Với mức dòng cực máng thấp, VDS(on) có thể nhỏ hơn rất nhiều 0,2 V mà đó là điện áp điển hình VCE(sat) của một transistor lưỡng cực.

Hình 1-10 trình bày một mạch công tắc JFET ghép trực tiếp. Khi Vi = 0, cực cửa và cực nguồn của FET cùng mức điện thế và không có sự xâm lấn sâu của vùng nghèo hạt dẫn. Điện áp ngõ ra sẽ là Vo = VDS(on) như phương trình (7-10). Để bật FET tắt, Vi phải vượt qua mức điện áp pinch–off cực đại của linh kiện. Biên độ tín hiệu vào có thể lớn hơn VP, nhưng không lớn hơn quá nhiều VDD – Vi, (toàn bộ điện áp cực máng-cửa) gần bằng điện áp đánh thủng máng-nguồn. Có một quy luật đơn giản là hãy chọn Vi bằng VP(max) + 1.

Mạch FET trong hình 1-10(b) thường ở trạng thái mở, bởi vì cực cửa của nó có cùng mức điện thế dc như cực nguồn. Một lần nữa, cạnh xuống của tín hiệu vào được yêu cầu lớn hơn VP để bật cho linh kiện tắt. Tuy nhiên, bởi vì tụ C1 chặn thành phần dc của điện áp ngõ vào cho cực cửa của FET, nên mức dc của Vi không quan trọng.

Việc thiết kế gần đúng cho mạch trong hình 1-10 thường thì là hướng đến một mức điện áp đặc tả của VDS(on). Khi một FET được chọn, và RD(on) của nó đã được biết, dòng máng sẽ được tính toán từ phương trình (1-9) . Dĩ nhiên, ID không thể là quá nhỏ gần bằng dòng rĩ máng-nguồn, RG thì thường được chọn là 1 MΩ hoặc nhỏ hơn.

Thí dụ

Một mạch JFET switching như hình 1-10(b) có VDS không lớn hơn 200 mV khi transistor dẫn. Điện áp cung cấp VDD = 12 V, một JFET 2N4859 được sử dụng. Tính toán RD và chọn một giá trị điện trở chuẩn. Cũng vậy, xác định biện độ điện áp tín hiệu vào phù hợp và chọn điện trở RG.

Hình 1-10

Giải

Từ data sheet của 2N4859 ta có :

                                    RD(on) = 25 Ω

Từ phương trình (1-9)

Từ data sheet của 2N4859 ta có:

VP(max) = VGS(off) = – (10 V + 1 V)

                                          Vi   =  VP + 1V = – (10 V + 1V) =  – 11 V

                                          RG  =  1 MΩ

Hai mạch Switching MOSFET loại kênh dẫn cảm ứng được minh họa ở hình 1-11. Mạch ghép trực tiếp ở hình 1-11(a) yêu cầu một điện áp vào dương đưa vào cực cực cửa để bật mở linh kiện. Khi Vi là 0, MOSFET tắt. Mạch ghép bằng tụ ở hình 1-11(b) thì thường ở trạng thái tắt. Một cạnh lên dương của ngõ vào được yêu cầu để bật linh kiện mở (dẫn). Ở đây một lần nữa, sự hiện diện của tụ C1 làm cho mức dc của Vi không quan trọng nữa.

Hình 1-11